防止ESD影响MOS管性能的MOS管防护电路以及IC芯片的制作方法

本技术涉及集成电路设计领域，尤其涉及一种防止esd影响mos管性能的mos管防护电路以及ic芯片。

背景技术：

1、在低功耗集成电路设计中，ic芯片与外部世界的接口（即图1中的pad）上必然伴随着静电放电（electro-static discharge ，简称esd）问题，且因为pad电容较小，静电放电会在pad上产生很大的电压从而损坏ic。为了解决这一问题，通常会在pad与内部模拟电路之间增加esd保护。传统的io端口esd保护结构如图1所示，图1中的esd保护结构由栅极接地nmos管（gate-grounded nmos，简称ggnmos）mn1和栅极接电源pmos管（gate-to-drainpmos，简称gdpmos）mp1构成。理想情况下，发生esd时，发生esd时，电路通过mn1或者mp1泄放掉外部电荷并将节点a的电压嵌位到0或者vdd。但实际上，虽然为了使ic能够承受高的esd电压，mn1和mp1的尺寸通常都很大，但即使如此，其等效电阻也会有几十欧姆，当一个2kvhbm（human body mode，人体模型，是一种半导体器件静电放电测试方法）冲击作用在pad上时，其产生的峰值电流大约为1.3a，这使得节点a处的峰值电压达到几十伏特甚至更高，这一电压作用在内部电路的mos管的栅极上，会对mos管的栅氧化层造成影响，进而导致mos管的性能发生变化（如阈值电压改变等），严重的甚至会导致mos管永久损坏。

2、总而言之，传统的简单esd保护结构由于ggnmos和gdpmos等效电阻的问题，当pad作为mos管的栅极输入时，esd会影响到mos管的栅氧化层进而损坏mos管。

技术实现思路

1、本实用新型要解决的技术问题在于，针对现有技术发生esd时不能有效保护内部电路的mos管的栅氧化层进而导致mos管损坏的缺陷，提供一种防止esd影响mos管性能的mos管防护电路以及ic芯片。

2、本实用新型解决其技术问题所采用的技术方案是：

3、一方面，构造一种防止esd影响mos管性能的mos管防护电路，应用于ic芯片，所述ic芯片包括目标io端口，所述目标io端口与esd防护电路连接，所述目标io端口对内连接所述ic芯片内的内部mos管的栅极，所述mos管防护电路包括：

4、分压电路，连接在所述目标io端口和所述内部mos管的栅极之间，用于将经过所述esd防护电路处理后的来自所述目标io端口的电压进行分压处理以降压输入到所述内部mos管的栅极；

5、门极钳位电路，与所述内部mos管的栅极连接，用于吸收冲击电压以防止其输入到所述内部mos管的栅极。

6、进一步地，在本实用新型所述的防止esd影响mos管性能的mos管防护电路中，所述分压电路包括电阻。

7、进一步地，在本实用新型所述的防止esd影响mos管性能的mos管防护电路中，所述电阻为千欧姆级别的电阻。

8、进一步地，在本实用新型所述的防止esd影响mos管性能的mos管防护电路中，所述门极钳位电路包括：

9、第一释放单元，连接在所述内部mos管的栅极和电源之间，用于为所述内部mos管的栅极与电源之间的冲击电压释放提供释放路径；

10、第二释放单元，连接在所述内部mos管的栅极和地之间，用于为所述内部mos管的栅极与地之间的冲击电压提供释放路径。

11、进一步地，在本实用新型所述的防止esd影响mos管性能的mos管防护电路中，所述第一释放单元包括栅源共接的第二pmos管，所述第二pmos管的源极连接电源，所述第二pmos管的漏极连接所述内部mos管的栅极。所述第二pmos管的等效电阻为百欧姆级别。

12、进一步地，在本实用新型所述的防止esd影响mos管性能的mos管防护电路中，所述第二释放单元包括栅源共接的第二nmos管，所述第二nmos管的源极接地，所述第二nmos管的漏极连接所述内部mos管的栅极。所述第二nmos管的等效电阻为百欧姆级别。

13、进一步地，在本实用新型所述的防止esd影响mos管性能的mos管防护电路中，所述esd防护电路包括栅源共接的第一pmos管和栅源共接的第一nmos管，所述第一pmos管的源极连接电源，所述第一pmos管的漏极连接所述io端口，所述第一nmos管的源极接地，所述第一nmos管的漏极连接所述io端口。

14、所述第一nmos管的宽长比、所述第一pmos管的宽长比大于所述第二pmos管的宽长比、第二nmos管的宽长比。

15、二方面，构造一种ic芯片，包括如前任一项所述的防止esd影响mos管性能的mos管防护电路。

16、本实用新型的防止esd影响mos管性能的mos管防护电路以及ic芯片，具有以下有益效果：本实用新型在esd防护电路和内部mos管的栅极之间设置了mos管防护电路，具体是在目标io端口和内部mos管的栅极之间连接分压电路，所述内部mos管的栅极连接门极钳位电路，分压电路会先将经过esd防护电路处理后的来自目标io端口的电压进行分压处理以降压输入到内部mos管的栅极，如此可以对输入内部mos管的栅极的电压进行初步降压处理，同时门极钳位电路会吸收冲击电压，从而进一步防止冲击电压输入到内部mos管的栅极，从而使所述内部mos管的栅极的电压钳位在合适电压范围，如此可以保护mos管的栅氧化层，使得mos管不会因esd而损坏。

技术特征：

1.一种防止esd影响mos管性能的mos管防护电路，应用于ic芯片，所述ic芯片包括目标io端口，所述目标io端口与esd防护电路（1）连接，所述目标io端口对内连接所述ic芯片内的内部mos管的栅极，其特征在于，所述mos管防护电路包括：

2.根据权利要求1所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述分压电路（2）包括电阻（r1）。

3.根据权利要求2所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述电阻（r1）为千欧姆级别的电阻。

4.根据权利要求1所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述门极钳位电路（3）包括：

5.根据权利要求4所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述第一释放单元包括栅源共接的第二pmos管（mp2），所述第二pmos管（mp2）的源极连接电源，所述第二pmos管（mp2）的漏极连接所述内部mos管的栅极，所述第二释放单元包括栅源共接的第二nmos管（mn2），所述第二nmos管（mn2）的源极接地，所述第二nmos管（mn2）的漏极连接所述内部mos管的栅极。

6.根据权利要求5所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述第二pmos管（mp2）的等效电阻为百欧姆级别，所述第二nmos管（mn2）的等效电阻为百欧姆级别。

7.根据权利要求5所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述esd防护电路（1）包括栅源共接的第一pmos管（mp1）和栅源共接的第一nmos管（mn1），所述第一pmos管（mp1）的源极连接电源，所述第一pmos管（mp1）的漏极连接所述io端口，所述第一nmos管（mn1）的源极接地，所述第一nmos管（mn1）的漏极连接所述io端口。

8.根据权利要求7所述的防止esd影响mos管性能的mos管防护电路，其特征在于，所述第一nmos管（mn1）的宽长比、所述第一pmos管（mp1）的宽长比大于所述第二pmos管（mp2）的宽长比、第二nmos管（mn2）的宽长比。

9.一种ic芯片，其特征在于，包括如权利要求1-8任一项所述的防止esd影响mos管性能的mos管防护电路。

技术总结
本技术公开了一种防止ESD影响MOS管性能的MOS管防护电路以及IC芯片，所述IC芯片包括目标IO端口，所述目标IO端口与ESD防护电路(1)连接，所述目标IO端口对内连接所述IC芯片内的内部MOS管的栅极，所述MOS管防护电路包括：分压电路(2)，连接在所述目标IO端口和所述内部MOS管的栅极之间，用于将经过所述ESD防护电路(1)处理后的来自所述目标IO端口的电压进行分压处理以降压输入到所述内部MOS管的栅极；门极钳位电路(3)，与所述内部MOS管的栅极连接，用于吸收冲击电压以防止其输入到所述内部MOS管的栅极，从而使所述内部MOS管的栅极的电压钳位在合适电压范围；如此本技术可以保护MOS管的栅氧化层，使得MOS管不会因ESD而损坏。

技术研发人员：刘桂云,王小康,何青松
受保护的技术使用者：辉芒微电子（深圳）股份有限公司
技术研发日：20230324
技术公布日：2024/1/22