多时钟源无毛刺切换电路的制作方法

本申请涉及时钟切换电路，特别是涉及一种多时钟源无毛刺切换电路。

背景技术：

1、在现在的soc(system-on-chip)系统中，系统时钟源头存在内部rc高速时钟、内部pll高速时钟、外部高速无源晶振时钟、外部低速无源晶振时钟、外部高速有源晶振时钟等多种时钟输入。这些时钟间存在相位不确定、频率不确定等因素，并且soc系统的应用场景要求多个时钟间的自由切换。比如soc系统上电启动时，使用片内rc高速时钟，接着开启精度更高的外部高速无源晶振时钟，使用外部无源晶振时钟作为内部pll输入时钟，接着配置pll输入高速时钟，pll配置完成后，切换soc工作时钟到pll时钟。当soc系统处理完高优先级事项，进入轻负载模式时，可以将工作时钟从pll时钟切换到内部低速rc时钟，并在重负载唤醒事件到来时，再次从内部低速rc时钟切换到pll时钟。

2、数字电路的基础核心是时钟，当时钟源有毛刺时，会导致时钟树上的触发器发生建立时间和保持时间违例，进而导致触发器工作异常，因此如何消除soc系统的工作时钟就显得尤为重要。

技术实现思路

1、本申请旨在提供一种多时钟源无毛刺切换电路，本申请能够消除多时钟源在切换时的毛刺。

2、为实现上述目的，第一方面，本申请提供一种多时钟源无毛刺切换电路，包括：

3、切换电路，切换电路引出用于输入第一时钟信号的第一信号输入端、用于输入第二时钟信号的第二信号输入端、用于输入延迟信号的第三信号输入端以及用于输出无毛刺信号的信号输出端，其中，切换电路包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第一与门、第二与门、第三与门、第四与门、或门、第一反相器和第二反相器；

4、第一与门的第一输入端及第三与门的第一输入端均连接第三信号输入端，第一与门的第二输入端分别与第二与门的第三输入端、第四寄存器的输出端及第四与门的第一输入端连接，第一与门的输出端连接第一寄存器的输入端，第一寄存器的时钟信号端分别与第一信号输入端、第一反相器的输入端及第二与门的第二输入端连接，第一寄存器的输出端与第二寄存器的输入端连接，第二寄存器的时钟信号端与第一反相器的输出端连接，第二寄存器的输出端分别与第二与门的第一输入端、第三与门的第二输入端及第四与门的第三输入端连接，第三与门的输出端与第三寄存器的输入端连接，第三寄存器的时钟信号端分别与第二信号输入端、第二反相器的输入端及第四与门的第二输入端连接，第三寄存器的输出端连接第四寄存器的输入端，第四寄存器的时钟信号端与第二反相器的输出端连接，或门的第一输入端连接第二与门的输出端，或门的第二输入端连接第四与门的输出端，或门的输出端连接信号输出端；

5、时钟选择电路，时钟选择电路分别与第一信号输入端、第二信号输入端及第三信号输入端连接，时钟选择电路用于输出第一时钟信号至第一信号输入端，并用于输出第二时钟信号至第二信号输入端，以及用于输出延迟信号至第三信号输入端。

6、在一种可选的方式中，时钟选择电路包括第一多时钟多路复用器与第二多时钟多路复用器；

7、第一多时钟多路复用器的输入端与第二多时钟多路复用器的输入端均输入四个时钟信号，第一多时钟多路复用器的输出端与第一信号输入端连接，以输出第一时钟信号至第一信号输入端，第二多路复用器的输出端与第二信号输入端连接，以输出第二时钟信号至第二信号输入端。

8、在一种可选的方式中，时钟选择电路还包括第五寄存器、第六寄存器与第七寄存器；

9、第五寄存器用于输出第一信号，并在时钟选择电路输入的时钟选择信号改变时使第一信号取反；

10、第六寄存器的输入端输入第一信号，第六寄存器的输出端与第七寄存器的输入端连接，第七寄存器的输出端与第三信号输入端连接，以输出延迟信号至第三信号输入端，第六寄存器与第七寄存器的时钟信号端用于输入预设时钟信号，第六寄存器与第七寄存器的组合用于基于预设时钟信号将第一信号延迟两个周期，以得到延迟信号。

11、在一种可选的方式中，时钟选择电路还包括第八寄存器、第九寄存器与第十寄存器；

12、第八寄存器用于输出第二信号，并在时钟选择信号改变时使第二信号为时钟选择信号；

13、第九寄存器与第一多时钟多路复用器的信号选择端连接，第九寄存器用于输出第一选择信号至第一多时钟多路复用器，以使第一多时钟多路复用器在四个时钟信号中选出第一时钟信号，第九寄存器还用于在第一信号为0时，使第一选择信号为第二信号；

14、第十寄存器与第二多时钟多路复用器的信号选择端连接，第十寄存器用于输出第二选择信号至第二多时钟多路复用器，以使第二多时钟多路复用器在四个时钟信号中选出第二时钟信号，第十寄存器还用于在第一信号为1时，使第二选择信号为第二信号。

15、在一种可选的方式中，第一与门的两个输入端均为低电平有效。

16、在一种可选的方式中，第三与门的第一输入端为高电平有效，且第三与门的第二输入端为低电平有效。

17、本申请的有益效果是：本申请提供的多时钟源无毛刺切换电路包括时钟选择电路和切换电路两部分，时钟选择电路选择出要切换到的时钟，切换电路完成要切换到的时钟和现阶段工作时钟之间的无毛刺切换，可用于多个不同相位/频率的时钟间进行自由切换，且最终输出时钟无毛刺，从而达到了消除多时钟源在切换时的毛刺的目的。

技术特征：

1.一种多时钟源无毛刺切换电路，其特征在于，包括：

2.根据权利要求1所述的多时钟源无毛刺切换电路，其特征在于，所述时钟选择电路包括第一多时钟多路复用器与第二多时钟多路复用器；

3.根据权利要求2所述的多时钟源无毛刺切换电路，其特征在于，所述时钟选择电路还包括第五寄存器、第六寄存器与第七寄存器；

4.根据权利要求3所述的多时钟源无毛刺切换电路，其特征在于，所述时钟选择电路还包括第八寄存器、第九寄存器与第十寄存器；

5.根据权利要求1所述的多时钟源无毛刺切换电路，其特征在于，所述第一与门的两个输入端均为低电平有效。

6.根据权利要求1所述的多时钟源无毛刺切换电路，其特征在于，所述第三与门的第一输入端为高电平有效，且所述第三与门的第二输入端为低电平有效。

技术总结
本申请公开了一种多时钟源无毛刺切换电路，多时钟源无毛刺切换电路包括切换电路和时钟选择电路。切换电路包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第一与门、第二与门、第三与门、第四与门、或门、第一反相器和第二反相器。时钟选择电路用于输出第一时钟信号至第一信号输入端，并用于输出第二时钟信号至第二信号输入端，以及用于输出延迟信号至第三信号输入端。通过上述方式，时钟选择电路选择出要切换到的时钟，切换电路完成要切换到的时钟和现阶段工作时钟之间的无毛刺切换，可用于多个不同相位/频率的时钟间进行自由切换，最终能够消除多时钟源在切换时的毛刺。

技术研发人员：龚明杨,张明宇,刘徐港
受保护的技术使用者：武汉瑞纳捷半导体有限公司
技术研发日：20230404
技术公布日：2024/1/15