专利名称：脉冲发生电路的制作方法
技术领域：
本发明涉及产生使半导体存储器电路等同步式集成电路的内部读和写动作激活的基本脉冲的脉冲发生电路，特别涉及利用两个以上周期进行内部存取动作模式的脉冲发生电路。
图8是表示以往的脉冲发生电路的电路图，图9表示其定时图。锁存电路20中按时钟信号CLK锁存由动作开始信号AC产生的内部激活信息，同时通过获得锁存电路20的输出和时钟信号CLK的NAND逻辑，生成扩大直至CLK的下边缘的该信息的内部信号A。而且，NOR电路22中，通过该信号A和把由倒相器24反相的信号再用延迟电路25延迟的信号的NOR逻辑，产生与时钟信号CLK的上边缘同步的短脉冲信号B。接着，在三输入OR电路23中，通过输入该短脉冲信号B、延迟电路26中延迟信号B的信号和把该延迟信号再用延迟电路27两段延迟的信号，从而扩大脉冲宽度，产生期望的基本脉冲PG。
但是，上述以往技术中存在以下缺点。首先，存在从时钟信号CLK的输入至脉冲PG产生的时间迟缓的缺点。此外，得到的脉冲宽度存在因温度和电源电压等环境条件而变动以及因制造条件造成的晶体管特性的偏差而变动的问题。
就是说，以往的电路中，由于从动作开始信号AC的逻辑信号A一旦生成短脉冲信号B，那么就必须有最低为三段的逻辑门段数。如果没有该短脉冲产生段，那么在时钟CLK的高电平脉冲时间变短的情况下，决定下段脉冲宽度的延迟电路中会造成因CLK下降产生的复位，使脉冲被中途切断。
此外，这种以往的脉冲发生电路中，由输入B的延迟电路26、27的延迟时间(图8中为两段结构，是其合计延迟时间)决定获得的脉冲宽度。由于该电路通常由多段连接的倒相器构成，所以存在延迟时间原样表示该MOS晶体管的能力变动影响的缺点。
鉴于这样的问题，本发明的目的在于提供能够生成一定脉冲宽度的脉冲，可以产生作为激活同步式集成电路、特别是半导体存储器电路的内部读和写动作等基本脉冲的适当脉冲的高速度脉冲发生电路。
本发明第一方面的脉冲发生电路的特征在于包括连接电源接线端的高导通晶体管(pull-up transistor)，在所述高导通晶体管和地之间串联连接的低导通晶体管(pull-down transistor)，在与时钟信号CLK的第一周期的上边缘一致时使所述高导通晶体管导通而在与下边缘一致时使其截止的装置，和在与所述时钟信号CLK的第二周期的上边缘期间一致时使所述低导通晶体管导通的装置。
本发明第二方面的脉冲发生电路的特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号CLK的第一周期的高电平期间一致时使所述高导通晶体管导通而在与低电平期间一致时使其截止的装置，和在与所述时钟信号CLK的第二周期的高电平期间一致时使所述低导通晶体管导通的装置。
本发明第三方面的脉冲发生电路的特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号CLK的第一周期上边缘一致时使所述低导通晶体管导通而在与下边缘一致时使其截止的装置，和在与所述时钟信号CLK的第二周期上边缘一致时使所述高导通晶体管导通的装置。
本发明第四方面的脉冲发生电路的特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号CLK的第一周期高电平期间一致时使所述低导通晶体管导通而在与低电平期间一致时使其截止的装置，和在与所述时钟信号CLK的第二周期的高电平期间一致时使所述高导通晶体管导通的装置。
作为激活同步式集成电路、特别是半导体存储器电路的内部读和写动作等的基本脉冲，必须是高速度并且生成一定脉冲宽度的脉冲。本发明还提供利用两个以上周期进行内部存取动作模式情况的脉冲发生电路。这与两个以上等待时间的同步电路或在预取动作实现猝发功能的情况等相当。
本发明中，把脉冲产生驱动部分中的高通pMOS晶体管与时钟信号CLK的第一周期的高电平脉冲同步导通，产生基本脉冲PG的开始边缘。同样，把驱动部分的低通nMOS晶体管与第二周期的高电平脉冲同步导通，产生基本脉冲PG的结束边缘。在驱动部分的pMOS晶体管或nMOS晶体管导通后，利用连接输出接线端能力非常小的倒相器可以保持高电位或低电位。由于这种结构，所以脉冲生成的时间快，由于脉冲宽度按周期时间决定，所以完全不变动。
而且，由于把到达本发明脉冲PG输出的电路段数与以往的三段相比简化为两段，驱动部分的pMOS晶体管和nMOS晶体管为倒相器结构，没有在NAND和NOR中见到的那种pMOS晶体管或nMOS晶体管的串联连接，所以晶体管的能力强。
而且，由于pMOS晶体管或nMOS晶体管的导通动作为单独动作，不存在晶体管的同时截止能力比，所以该驱动部分输出响应迅速。利用这些效果可获得高速脉冲。
由于按时钟信号CLK的第一周期的上边缘决定脉冲开始，按时钟信号CLK的第二周期的下边缘决定脉冲结束，所以脉冲宽度与外部输入的周期时间一致。外部CLK的周期时间是提供给同步式电路的最稳定的信号，不会因外部条件而改变。由于本发明与该脉冲完全同步，所以也不受制造偏差的影响。
在时钟信号CLK的高电平脉冲时间决定驱动部分的晶体管的导通时间，但由于该导通时间如果仅是PG的电位变化时间，那么非常短也可以。例如，即使0.5ns以下也没有问题。由于时钟信号CLK的低电平脉冲期间表示驱动部分的pMOS晶体管和nMOS晶体管双方截止的时间，所以如果该时间也在输出波形的变化时间左右就没有问题。无论哪种情况，由于与产生的脉冲宽度无关，所以高电平或低电平的最小时间的影响非常小。
图1是表示本发明第一实施例的脉冲发生电路的电路图。
图2是表示该电路的定时图。
图3是表示使用上述实施例的脉冲发生电路的第二周期进行动作的同步式存储器的基本动作的定时图。
图4是表示本发明第二实施例的脉冲发生电路的电路图。
图5是该电路的定时图。
图6是表示本发明第三实施例的电路图。
图7是表示本发明第四实施例的电路图。
下面，参照附图具体地说明本发明的实施例。图1是表示本发明实施例的脉冲发生电路的电路图，图2是该电路动作的定时图。
将动作开始信号AC和时钟信号CLK输入给锁存电路1，输出在信号AC的高电平(突发开始信号)时上升而在时钟信号CLK下降时下降的信号C。因此，通过锁存电路1产生把AC的高电平(突发开始信号)扩大至CLK下边缘的信号C。
将该锁存电路1的输出C输入给n型MOS晶体管nM2和p型MOS晶体管pM2的栅极。除将时钟信号CLK输入给锁存电路1之外，还输入给NAND电路2和晶体管pM2。在NAND电路2的另一输入端上输入锁存电路1的输出C。晶体管pM2的输出端输入给晶体管nM2，而且输入给低通nMOS晶体管nM1的栅极。此外，将晶体管nM2的其它端接地。将低通nMOS晶体管nM1连接在与高通pMOS晶体管pM1串联的电源和地之间。将NAND电路2的输出P输入给高通pMOS晶体管pM1的栅极。从晶体管pM1和晶体管nM1之间的连接节点输出脉冲发生电路的输出信号PG。在该脉冲发生电路的输出部分中，连接由低能力晶体管构成的两段倒相器3。
这样构成的脉冲发生电路中，在AC为高电平(猝发开始信号等)时，锁存电路1输出在AC高电平时上升并直至时钟信号CLK下降都保持高电平状态的信号C。而且，在信号C为高电平时，NAND电路2输出仅在时钟信号CLK为高电平期间变为低电平的信号P。将该NAND电路2的输出信号P输入给高通pMOS晶体管pM1的栅极，仅在时钟信号CLK为高电平期间使晶体管pM1导通。这种情况下，信号C为高电平的情况下，由于晶体管pM2截止，晶体管nM2导通，因而低通晶体管nM1的栅极上供给地电位，所以该晶体管nM1变得导通。
信号C为低电平时，构成传输门的晶体管pM2导通，时钟信号CLK通过晶体管pM2，作为晶体管pM2的输出信号N输入给低通nMOS晶体管nM1的栅极。而且，仅在时钟信号CLK为高电平期间才使该晶体管nM1导通。此外，信号C为低电平时，由于NAND电路2的输出P常为高电平，所以晶体管pM1常截止。
这样，通过NAND电路2的逻辑和晶体管nM2，在本实施例中，晶体管pM1和晶体管nM1不会同时导通。时钟信号CLK为低电平期间，晶体管pM1和晶体管nM1达到同时截止，但脉冲输出PG的电位被由保持低能力晶体管构成的两段倒相器3固定，可以防止浮动。在晶体管pM1或晶体管nM1从截止变为导通的时刻，由于另一方的晶体管nM1或晶体管pM1常导通，所以可决定由保持低能力晶体管构成的倒相器3中间的逻辑电路的阈值比率。而且，在该部分不存在p型或n型的MOS晶体管的串联连接。利用这些效果，使按高速输出PG信号成为可能。
再有，图1中，在输入给低导通晶体管nM1栅极的信号N的低电位不十分低的情况下，必须把栅极输入信号C的反相信号的新nMOS晶体管与晶体管pM2并联连接。
图3是表示使用上述实施例的脉冲发生电路的两个周期动作的同步式存储器基本动作的定时图。该动作是按等待时间2的读出动作的实例，在第一周期的时钟信号CLK上边缘时，供给动作开始信号AC，开始读出动作。然后，生成使内部电路动作的基本脉冲PG，根据该脉冲，内部存储器电路实施读出动作。利用第三周期的时钟信号CLK上边缘，可输出作为与输出寄存器的读取同时的数据的该数据。这样，由于在动作上第二周期未被使用，所以变为使用两个周期进行内部存储器的读出就可以。
下面，参照图4的电路图和图5的定时图说明本发明的第二实施例。本实施例中，产生的脉冲PG变为如图5所示的低电平脉冲。在作为动作开始信号的信号AC为高电平输入时，产生作为锁存电路1输出的内部逻辑C，就是说，动作开始信号C为低电平，除此之外，信号C就变为高电平。因此，本实施例中，在锁存电路1的前段插入倒相器4。这样，在利用倒相器4反相动作开始信号AC后，输入给锁存电路1，仅把从锁存电路1输出的信号C的逻辑反相，可以将高电平脉冲变成低电平的脉冲。这是由于具备仅在时钟信号CLK的高电平时间时驱动脉冲PG的pMOS晶体管或仅使nMOS晶体管导通的电路特征的缘故。就是说，由于仅由C的逻辑决定是否使哪个MOS晶体管导通，所以如果反相该逻辑，也可以容易地反相生成脉冲的逻辑。
本实施例的情况下，由产生脉冲开始时间的CLK至PG的延迟时间与图2一致可知，通过传输门和nMOS仅变为一级驱动缓冲器。由于传输的延迟时间小，所以实际上变成用一级逻辑门的脉冲开始，使更高速的动作成为可能。
图6是表示本发明第三实施例的电路图。本实施例中，定义了利用输入的时钟信号CLK的下边缘取出动作开始信号AC等基本动作。因此，通过传输晶体管nM3提供的驱动高导通驱动晶体管pM1的信号P仅在时钟信号CLK的低电平时间使晶体管pM1导通。通过以时钟信号CLK和内部逻辑信号作为输入的NOR门5供给驱动低导通驱动晶体管nM1的信号N，仅在时钟信号CLK的低电平期间使晶体管nM1导通。因此，本实施例变为将第一实施例的电路形式反相的结构。
图7是表示本发明第四实施例的电路图。本实施例是按在内部预备的延迟电路6的延迟时间设定产生脉冲结束的电路形式情况的实例。上述实施例中，通过与第二周期的CLK边缘同步使脉冲结束，但为了在内部存储器电路中使用，还期望有按器件能力变动的比例改变的情况。本实施例就是适合这种情况的实施例。再有，图7中，作为表示第一实施例的方框图与抽取图1电路图内的锁存电路1的部分相当，代替图1的锁存电路1，在图7中插入锁存电路9。
将输入输出脉冲PG的延迟电路6的输出E和用其它延迟电路7延迟的该反相信号作为输入信号的NAND逻辑电路8的输出F，输入给连接PG的nMOS晶体管nM4的栅极。同时，将信号F输入给锁存动作开始信号AC的锁存电路9中触发器的NAND电路10的一个输入端。PG开始脉冲产生，一旦变为高电平，那么来自延迟电路6的延迟信号仅延迟至输出的它的延迟时间，产生短的高电平信号F。晶体管nM4利用输入该信号后短时间导通，在低电平时下降PG，使PG的输出脉冲结束。
脉冲宽度由从PG至E的延迟电路6的延迟时间决定。其中，在晶体管nM4导通期间，如果PG还处于高电平的晶体管pM1导通，即如果时钟信号CLK为高电平的时间段，那么电位不确定，会流过贯通电流。为了防止贯通电流，可以使输入给锁存电路9中的NAND电路10的信号变为短时间高电位。由此，信号C变为低电平，使晶体管pM1被强制截止。
本实施例的电路中，可维持脉冲结束以外的电路动作，即维持至脉冲开始的电路通路和相对于时钟信号CLK的高电平或低电平的脉冲宽度最小值容限的良好特性。这是由于在脉冲产生方式中基本不改变第一实施例，仅通过产生脉冲结束的追加信号进行反馈的缘故。
如以上说明，按照本发明，由于使周围脉冲产生驱动部分的高导通晶体管与时钟信号CLK的第一周期的高电平脉冲同步导通，在产生基本脉冲PG的开始边缘的同时，还使作为同一驱动部分的低导通nMOS晶体管与第二周期的高电平脉冲同步导通，产生同步式集成电路的结束边缘，所以高导通晶体管和低导通晶体管不会同时导通，此外，由于脉冲生成的时间快，脉冲宽度由周期时间决定，所以完全不会变动。由此，把从时钟信号CLK的输入至脉冲产生的时间比以往缩短约1/2，同时基本没有因电源电压和制造偏差等产生的脉冲宽度的变动，即使在时钟信号CLK的高电平脉冲期间或低电平脉冲期间小的情况下，也没有影响。
权利要求
1．一种脉冲发生电路，其特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号(CLK)的第一周期的上边缘一致时使所述高导通晶体管导通而在与下边缘一致时使其截止的装置，和在与所述时钟信号(CLK)的第二周期的上边缘一致时使所述低导通晶体管导通的装置。
2．一种脉冲发生电路，其特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号(CLK)的第一周期的高电平期间一致时使所述高导通晶体管导通而在与低电平期间一致时使其截止的装置，和在与所述时钟信号(CLK)的第二周期的高电平期间一致时使所述低导通晶体管导通的装置。
3．一种脉冲发生电路，其特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号(CLK)的第一周期的上边缘一致时使所述低导通晶体管导通而在与下边缘一致时使其截止的装置，和在与所述时钟信号(CLK)的第二周期的上边缘一致时使所述高导通晶体管导通的装置。
4．一种脉冲发生电路，其特征在于包括连接电源接线端的高导通晶体管，在所述高导通晶体管和地之间串联连接的低导通晶体管，在与时钟信号(CLK)的第一周期的高电平期间一致时使所述低导通晶体管导通而在与低电平期间一致时使其截止的装置，和在与所述时钟信号(CLK)的第二周期的高电平期间一致时使所述高导通晶体管导通的装置。
5．如权利要求1至权利要求4的其中任何一项所述的脉冲发生电路，其特征在于，带有与所述高导通晶体管和所述低导通晶体管的连接点连接的固定倒相器电路，所述高导通晶体管和低导通晶体管同时处于截止状态，通过所述倒相器电路来固定输出。
6．如权利要求1至权利要求5的其中任何一项所述的脉冲发生电路，其特征在于，所述高导通晶体管为pMOS晶体管，所述低导通晶体管为nMOS晶体管。
7．如权利要求1至权利要求6的其中任何一项所述的脉冲发生电路，其特征在于，通过把时钟信号和按该时钟信号锁存激活开始信号的信号输入给逻辑电路，生成使所述高导通晶体管和所述低导通晶体管导通或截止的门脉冲信号。
8．如权利要求7所述的脉冲发生电路，其特征在于，所述逻辑电路，即生成所述高导通晶体管和所述低导通晶体管的至少其中一个的门脉冲信号的逻辑电路为转换电路。
9．如权利要求1至权利要求8的其中任何一项所述的脉冲发生电路，其特征在于包括延迟从所述高导通晶体管和低导通晶体管的连接点输出脉冲的延迟电路，利用由该延迟电路延迟的信号输出复位信号的装置，和利用该复位信号使来自所述连接点的输出脉冲结束的反馈通路。
10．如权利要求1至权利要求9的其中任何一项所述的脉冲发生电路，其特征在于，所述脉冲发生电路输出用于执行同步式半导体存储器的内部存储器电路的读或写的基本动作的脉冲。
全文摘要
提供可以生成一定脉冲宽度的脉冲,产生作为同步式集成电路、特别是激活半导体存储器的电路的内部读和写动作等的基本脉冲的适当脉冲的高速脉冲发生电路。其输出的脉冲通过在与时钟信号CLK的第一周期的上边缘一致时使晶体管pM1导通,产生开始边缘,通过与时钟信号CLK的第二周期的上边缘一致时使晶体管nM1导通,产生PG的结束边缘。由此,由于脉冲生成的时间快,脉冲宽度由周期时间来决定,所以完全不变动。
文档编号H03K5/153GK1233109SQ9910298
公开日1999年10月27日 申请日期1999年3月15日 优先权日1998年3月13日
发明者高桥弘行 申请人:日本电气株式会社