加法放大器及其方法
【专利摘要】本发明涉及加法放大器及其方法。本发明提出一种电子电路，包括：第一类型的第一跨导装置，用以将输出节点的第一电压转换为第一电流；第二类型的第二跨导装置，用以将输出节点的第二电压转换为第二电流；电性耦接至输出节点的共模反馈电路，用以根据参考电压控制输出节点的平均电压；以及重置电路，用以根据时钟信号重置输出节点的电压。
【专利说明】
加法放大器及其方法
技术领域
[0001] 本发明涉及一种加法放大器。
【背景技术】
[0002] 加法放大器可用于接收多个输入信号，并且输出该多个输入信号经过加权总和运 算之后产生的输出信号。判断反馈均衡器（DFE)为加法放大器的应用电路，其中加法放 大器被用来等化信号。Park 等人在「A 7Gb/s 9. 3mW 2-Tap Current-Integrating DFE Receiver,」IEEE ISSCC Dig. Tech. Papers, 2007, ρρ· 230 - 599 发表了一种加法放大器。上 述加法放大器的缺点在于输出的共模电压很难精确控制。虽然Park等人采用校正电路以 控制加法放大器输出的共模电压，校正电路为一复制电路。换言之，校正是执行于复制的电 路，而非直接执行于加法放大器本身。因此，加法放大器输出的共模电压的精确度会有问 题，并且造成复制电路与加法放大器间不匹配的现象。加法放大器的另外一缺点在于，加法 放大器必须周期性地被重置，且每当加法放大器被重置时，供应电源给加法放大器的电源 供应电路会受到干扰。
【发明内容】
[0003] 本发明的具体实施例的一方面在于，当精确控制加权总和的输出共模电压时，对 多个电压信号进行加权总和，以使不论输出状态，共模电压几近于参考电压。
[0004] 本发明的具体实施例的一方面在于，以功率高效方式对多个电压信号进行加权总 和，电压信号包括第一电压信号与第二电压信号，其中，用于处理第一电压信号的偏压电流 被重新使用作为处理第二电压信号的偏压电流的一部分。
[0005] 本发明的具体实施例的一方面在于，以功率高效方式对多个电压信号进行加权总 和，以功率高效方式对多个电压信号进行加权总和，而避免对电源供应电路造成干扰，其中 电源供应电路供应电源以在加权总和的输出重置时进行加权总和。
[0006] 为解决前述问题，本发明的一方面提出一种电子电路，包括：一第一类型的一第一 跨导装置，用以将一输出节点的一第一电压转换为一第一电流；一第二类型的一第二跨导 装置，用以将输出节点的一第二电压转换为一第二电流；一电性耦接共模反馈电路，电性耦 接至输出节点，用以根据一参考电压控制输出节点的一平均电压；以及一重置电路，用以根 据一时钟信号重置输出节点的一电压。
[0007] 本发明的另一方面提出一种操作方法，用于一电子电路，包括：将电子电路的一输 出节点的一第一电压转换为一第一电流；将输出节点的一第二电压转换为一第二电流；根 据一参考电压控制输出节点的一平均电压；以及根据一时钟信号周期性地重置输出节点的 一电压。
【附图说明】
[0008] 图1示出本发明一具体实施例的加法放大器示意图。
[0009] 图2示出本发明一具体实施例的η型跨导单元示意图。
[0010] 图3示出本发明一具体实施例的ρ型跨导单元示意图。
[0011] 图4示出本发明一具体实施例的共模反馈电路示意图。
[0012] 图5示出本发明一具体实施例的重置电路示意图。
【具体实施方式】
[0013] 在本发明中，逻辑信号是一个具有两个反向状态的信号：「高」和「低」，逻辑信号 的状态可被重新表述为「1」和「0」。为了简化，当一个逻辑信号是在「高」（「低」）状态时， 我们可以简单地说明该逻辑信号是「高」（「低」），或可替代地，逻辑信号为「1」（「0」）。逻 辑信号是由电压实现。当电压高于（低于）接收并处理逻辑信号的逻辑设备相关的转态点 (trip point)时，逻辑信号为「高」（「低」）。为了简化，相关的转态点被简称为逻辑信号 的转态点。在本发明中，第一逻辑信号的转态点与第二逻辑信号的转态点未必是相同的。
[0014] 时钟信号为一周期性逻辑信号。
[0015] 如果逻辑信号为「高」（或「1」），则被称为「生效」;如果逻辑信号为「低」（或「0」）， 则被称为「失效」。如果第一逻辑信号的状态一直与第二逻辑信号的状态相反，第一逻辑信 号可被称为第二逻辑信号的逻辑补偿。此外，也可以这么表示，第一逻辑信号与第二逻辑信 号为互补。
[0016] 根据具体实施例，当电压信号包括以下标「+」标示的第一端电压与以下标「_」标 示的第二端电压，即为差动信号，且电压信号等于第一端电压与第二端电压的电压差。例 如：电压信号1包括第一端电压V 1+与第二端电压V i，且电压信号％等于V 1+-1。同理，根 据具体实施例，电流信号包括以下标「+」标示的第一支流与以下标「_」标示的第二支流，且 电流信号等于第一支流与第二支流的电流差。
[0017] 根据具体实施例，当电流流入装置时，称该装置汲取电流；当电流流出装置时，称 该装置流出电流。
[0018] 根据具体实施例，跨导单元为一种用以藉由接收电压信号并且输出电流信号而进 行电压至电流转换的装置。η型跨导单元为一种使用η通道金属氧化物半导体晶体管（以 下简称NM0S晶体管）进行电压至电流转换的跨导单元；ρ型跨导单元为一种使用ρ通道金 属氧化物半导体晶体管（以下简称PM0S晶体管）进行电压至电流转换的跨导单元。需要 注意的是，「gm」为此技术领域中被广泛使用来表示「跨导」的符号，「gm」代表电压至电流转 换的转移特性。
[0019] 图1示出本发明的具体实施例的加法放大器100的电路示意图。加法放大器100 包括η型跨导单元110、第一 ρ型跨导单元120、第二ρ型跨导单元130、共模反馈电路140 及重置电路150。
[0020] η型跨导单元110接收第一电压信号％ (包括UP V i )并且汲取第一电流信号 1:(包括11+和I i )。第一 P型跨导单元120接收第二电压信号V2 (包括％+和V 2)并且流 出第二电流信号12 (包括12+和12)。第二P型跨导单元130接收第三电压信号V3 (包括V3+ 和V3)并且流出第三电流信号13 (包括13+和13)。其中，Vp V2、V3、I。12与I 3都是差动信 号且各自包括第一端（标示为「+」）和第二端（标示为「_」）。第一电流信号1:从第一节 点101和第二节点102被汲取。第二电流信号1 2与第三电流信号13分别流出至第一节点 101和第二节点102。共模反馈电路140由参考电压VREF控制，且电性耦接至第一节点101 和第二节点102。重置电路150电性耦接至第一节点101和第二节点102,且由时钟信号CK 控制。加法放大器100更包括：第一电容C+与第二电容C，以分别代表在第一节点101与 第二节点102处的总电容负载。η型跨导单元110、第一 p型跨导单元120及第二p型跨导 单元130分别将第一电压信号I、第二电压信号V2及第三电压信号V 3转换为第一电流信 号1:、第二电流信号12及第三电流信号I 3。第一电流信号1:、第二电流信号12及第三电流 信号13在第一节点101和第二节点102处有效地加总并且被第一电容C +和第二电容C积 分。
[0021] 在一实施例中，加法放大器100为平衡电路，使得第一节点101处的总电容值等于 第二节点102处的总电容值（包括寄生电容）。令第一节点101处与第二节点102处的总 电容值皆为Q。在数学上，输出电压信号V。由第一端电压V。 +(第一节点101的电压）和第 二端电压V。（第二节点102的电压）的差值所定义。第一端电压％+为流入第一节点101 的净电流的积分除以第一节点101处的总电容值Q。第二端电压V。为流入第二节点102 的净电流的积分除以第二节点102处的总电容值Q。因此，可写成以下数学式：
[0022]
[0023]
[0024]
[0025]
[0026] 在此，（Ι2+( τ )+Ι3+( τ )_、（ τ ))代表流入第一节点101的净电流；而 (Ι2 ( τ )+Ι3 ( τ )-Ι1+( τ ))代表流入第二节点102的净电流。使用
[0027] If I 的定义，对于i = 1，2, 3,可将等式⑶改写成：
[0_
⑷
[0029] 令η型跨导单元110的跨导为gnil，第一 P型跨导单元120的跨导为gni2，及第二P 型跨导单元130的跨导为gni3。使用Vf V 1+力和g I yVi
[0030] 的定义，对于i = 1，2,3,可将等式（4)改写成：
[0031] m (5)
[0032] 因此，加法放大器100可有效地对第一电压信号I、第二电压信号V2、以及第三电 压信号V；5执行加权总合。
[0033] 输出电压V。的第一端电压V。+与第二端电压V。的平均值称作共模输出电压V _， 亦即
[0034] V0CM^ (V0++V0)/2 (6)
[0035] 共模反馈电路140用来输出第一校正电流1&与第二校正电流I c分别至第一节点 101与第二节点102,以个别调整第一端电压V。,与第二端电压V。，使共模输出电压V_几 近于参考电压v REF。
[0036] 重置电路150用来周期性地重置输出信号V。。当时钟信号CK生效时，第一节点 101和第二节点102被短路，使得第一端电压V。,与第二端电压V。相等，且输出电压V。被重 置为零。此乃例如前述判断反馈均衡器（DFE)的应用所需的操作。
[0037] 图2示出根据实施图1的η型跨导单元110的具体实施例的η型跨导单元200的 电路示意图。η型跨导单元200包括：第一 NM0S晶体管202、第二NM0S晶体管203以及电 流汲201。电流汲201从内部节点204汲取偏压电流ΙΒΝ。第一 NM0S晶体管202的源极、栅 极和漏极分别电性耦接至内部节点204、第一电压I的第一端电压V1+及图1的第二节点 102。第二NM0S晶体管203的源极、栅极和漏极，分别电性耦接至内部节点204、第一电压Vi 的第二端电压Vi及图1的第一节点101。
[0038] 图3示出根据实施图1的p型跨导单元120的具体实施例的p型跨导单元300的 电路示意图。P型跨导单元300包括：第一 PM0S晶体管302、第二PM0S晶体管303以及电 流源301。电流源301输出偏压电流IBP至内部节点304。第一 PM0S晶体管302的源极、栅 极和漏极，分别电性耦接至至内部节点304、第二电压％的第一端电压V2+及图1的第二节 点102。第二PM0S晶体管303的源极、栅极和漏极，分别电性耦接至内部节点304、第二电 压V 2+的第二端电压V2、以及图1的第一节点101。
[0039] p型跨导单元300的电路可被用来实施图1的p型跨导单元130,仅需将V2+、V2、 1 2+以及I 2分别以V 3+、V3、13+、以及13替换。
[0040] p型跨导单元300的电路虽可被用来实施图1的p型跨导单元120和p型跨导单 元130,必须了解到的是，图1的第一 p型跨导单元120与第二p型跨导单元130为两个分 离的电路，可依照电路设计者需求个别实施与配置。
[0041] 图4示出用以实施图1的共模反馈电路140的共模反馈电路400的电路示意图。 共模反馈电路400包括：第一 PM0S晶体管402、第二PM0S晶体管403、第一电阻404、第二 电阻405及运算放大器406。第一 PM0S晶体管402的源极、栅极和漏极，分别电性耦接至 电源供应节点VDD、反馈电压VFB及图1的第一节点101。第二PM0S晶体管403的源极、栅极 和漏极，分别电性耦接至电源供应节点V DD、反馈电压VFB、以及图1的第二节点102。第一电 阻404与第二电阻405实质上相同，且被串联设置于图1的第一节点101与第二节点102 之间，以形成共模电平感测网络，使得第一电阻404与第二电阻405之间的接面节点407处 的感测的共模电压V CMS几近于V。+(图1的第一节点101电压）与V。（图1的第二节点102 电压）的平均值。需要注意的是，只要第一电阻404与第二电阻405实质上相同，感测的共 模电压V eMS几近于等式（6)所定义的V_。运算放大器406根据参考电压VREF与感测的共 模电压V eMS之间的差值输出反馈电压V FB。如果感测的共模电压VeMS相较于参考电压V REF过 高（低），运算放大器406将会提高（降低）反馈电压VFB的电平，以降低（提高）第一校 正电流1。 +与第二校正电流I c，以经由第一 PM0S晶体管402与第二PM0S晶体管403分别 降低（提高）位于第一节点101与第二节点102的电压。VQ^V。的平均值因此以闭回路 方式控制而几近于参考电压V REF。图1的输出电压V。的共模电压因此被控制以匹配参考电 压 Vref。
[0042] 图5示出用以实施图1的重置电路150的重置电路500的电路示意图。重置电路 500包括受时钟信号CK控制的开关510。当时钟信号CK生效时，开关510会被开启，图1 的第一节点101与第二节点102被短路，因而使得输出电压V。被重置为0。
[0043] 在一具体实施例中，图5的开关510以NM0S晶体管实现。在仅提供说明而非作为 限制的具体实施例中，电源供应节点V DD的电压为IV ;接地节点Vss的电压为0V ;参考电压 VREF为0. 5V ;以及当时钟信号CK生效时，开关510的电压为1. 5V，当时钟信号CK失效时，开 关510的电压为0. 5V。在一具体实施例中，相较于当时钟信号CK生效时开关510的电压为 IV，且当时钟信号CK失效时开关510的电压为0V，用提供高过驱电压的时钟信号来开启图 5的开关510较为容易。
[0044] 在另一具体实施例中，图5的开关510以PM0S晶体管实现。在仅提供说明而非作 为限制的具体实施例中，电源供应节点V DD的电压为IV ;接地节点Vss的电压为0V ;参考电压 VREF为0. 5V ;以及当时钟信号CK生效时，开关510的电压为0. 5V，当时钟信号CK失效时，开 关510的电压为-0. 5V。值得注意的是，当使用PM0S晶体管来实现开关510时，开关510开 启于时钟信号CK失效（而非生效）时。在此特定具体实施例中，相较于当时钟信号CK生 效时开关510的电压为IV，且当时钟信号CK失效时开关510的电压为0V，用提供高过驱电 压的时钟信号来开启图5的开关510较为容易。
[0045] 在任一具体实施例中，较佳者调整时钟信号CK的两个电压电平（「高」和」低」）， 使得图5的开关510在接收高过驱电压时被开启。
[0046] 复参阅图1，在本发明的具体实施例中，加法放大器100提供了几项优于前述由 Park所发表的论文的先前技术加法放大器的优点。首先，共模输出电压V。可以藉由共模反 馈电路140来控制。其次，在加总的数个电压信号中，第一部份（例如，VJ是由η型跨导 单元进行加总，而第二部分（例如，^和V 3)是由ρ型跨导单元进行加总。因此，ρ型跨导 单元内的偏压电流（例如，图3的IBP)可被有效地由η型跨导单元重复使用，以作为偏压电 流的一部分（例如，图2的IJ，因为从ρ型跨导单元流出的直流电流必须被η型跨导单元 汲取。换言之，用来偏压Ρ型跨导单元的电源也会被用来偏压η型跨导单元。因此，加法放 大器100相较于先前技术的加法放大器具有更高的电源效率，因为先前技术的加法放大器 使用η型跨导单元来加总所有的电压信号。第三，输出电压V0藉由短路第一节点101与第 二节点102而被重置，以使第一端电压V。,与第二端电压V。相等。重置并不影响共模输出 电压V。，也因此不会干扰透过电源供应节点V DD供应电源给加法放大器100的电源供应电路 (图1未示）。相反的，在先前技术的加法放大器中，输出电压藉由短路第一端与第二端至 电源供应节点而被重置，因此电源供应电路在每次重置发生时都会受到干扰。
[0047] 在一具体实施例中，加法放大器100为判断反馈均衡器（DFE)电路的一部分。在 此情形下，V 2+(第二电压信号丨的第一端电压）为第一逻辑信号，代表在时钟信号CK前 一周期时的输出电压V。的检测结果，且V 2 (第二电压信号^的第二端电压）为V2+的逻辑 补偿。此外，V3+(第三电压信号^的第一端电压）为第二逻辑信号，代表在时钟信号CK前 一个时钟周期时的V 2+的先前状态，且V3 (第三电压信号丨的第二端电压）为V3+的逻辑 补偿。至于判断反馈均衡器的功能，第一 P型跨导单元120用以消除第一后游标符际干扰 (post-cursor inter-symbol interference)，而第二 ρ 型跨导单元 130 用以消除第二后游 标符际干扰。在此，输出电压V。的判断代表输出电压V。的极性。例如，如果V。为正，检测 结果为1，否则为0。
[0048] 本技术领域中普通技术人员应当明白，原始电路可用原始电路的「翻转」 (flipped)版本的电路取代之，又同时保留原始电路的功能。对于图1的加法放大器100为 原始电路的情形，取代电路的建构方式包括：使用PMOS晶体管取代原始电路中的每个NMOS 晶体管；使用NM0S晶体管取代原始电路中的每个PM0S晶体管；使用电流汲取代原始电路 中的每个电流源；使用电流源取代原始电路中的每个电流汲；使用接地节点V ss取代原始电 路中的电源供应节点VDD;以及使用电源供应节点V DD取代原始电路中的接地节点V ss。
[0049] 本发明在上文中已以较佳实施例公开，然熟习本项技术者应理解的是，该实施例 仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，凡是与该实施例等效的 变化与置换，均应设为涵盖于本发明的范畴内。
[0050] 【符号说明】
[0051] 100:加法放大器电路
[0052] 110、200 :n型跨导单元
[0053] 120、130、300 :p 型跨导单元
[0054] 140、400 :共模反馈电路
[0055] 150、500:重置电路
[0056] 1〇1 :第一节点
[0057] 102 :第二节点
[0058] 201:电流汲
[0059] 2〇2、2〇3 :NM0S 晶体管
[0060] 301:电流源
[0061] 302、303、402、403 :PM0S 晶体管
[0062] 404、405:电阻
[0063] 406 :运算放大器
[0064] 407 :接面节点
[0065] 510 :开关
[0066] 204、304:内部节点
[0067] CK:时钟信号
[0068] VREF:参考电压
[0069] VDD:电源供应节点
[0070] vss :接地节点
[0071] VFB :反馈电压
[0072] VCMS:感测的共模电压
[0073] C+:第一电容
[0074] C:第二电容
[0075] Ic+:第一校正电流
[0076] Ic :第二校正电流
[0077] V。,:第一端电压
[0078] V。：第二端电压
[0079] V1+、V!、V2+、V2、V3+、V 3 :电压差动信号
[0080] 11+、1丨、12+、I2、13+、I 3 :电流差动?目号
[0081] ΙΒΝ、ΙΒΡ:偏压电流
【主权项】
1. 一种电子电路，包括： 一第一类型的一第一跨导装置，用以将一输出节点的一第一电压转换为一第一电流； 一第二类型的一第二跨导装置，用以将该输出节点的一第二电压转换为一第二电流； 一电性耦接共模反馈电路，电性耦接至该输出节点，用以根据一参考电压控制该输出 节点的一平均电压；以及 一重置电路，用以根据一时钟信号重置该输出节点的一电压。2. 根据权利要求1所述的电子电路，其中，该第一跨导装置包括一对η型晶体管，该第 二跨导装置包括一对Ρ型晶体管。3. 根据权利要求1所述的电子电路，其中，该电性耦接共模反馈电路包括： 一对电阻，用以在该输出节点建立代表该平均电压的一感测电压； 一晶体管，用以根据一反馈电压在该输出节点输出一校正电流；以及 一运算放大器，用以根据该参考电压与该感测电压的差值输出该反馈电压。4. 根据权利要求1所述的电子电路，其中，该重置电路包括一开关电路，用以在该时钟 信号生效时，短路该输出节点的该电压。5. 根据权利要求4所述的电子电路，其中，该时钟信号的一电压电平用以在该输出节 点的该电压被重置时，提供该开关电路一高过驱电压。6. 根据权利要求1所述的电子电路，其中，该第二电压为一逻辑信号，代表在该时钟信 号的前一周期时，该输出节点的该电压的一个检测结果。7. -种操作方法，用于一电子电路，该方法包括： 将该电子电路的一输出节点的一第一电压转换为一第一电流； 将该输出节点的一第二电压转换为一第二电流； 根据一参考电压控制该输出节点的一平均电压；以及 根据一时钟信号周期性地重置该输出节点的一电压。8. 根据权利要求7所述的操作方法，其中，控制该输出节点的一平均电压的步骤包括： 在该输出节点建立代表该平均电压的一感测电压； 根据一反馈电压在该输出节点输出一校正电流；以及 根据该参考电压与该感测电压的一差值输出该反馈电压。9. 根据权利要求7所述的操作方法，其中，在该时钟信号生效时，短路该输出节点。10. 根据权利要求7所述的操作方法，其中，该第二电压为一逻辑信号，代表在该时钟 信号的前一周期时该输出节点的该电压的一个检测结果。
【文档编号】H03F3/45GK105991094SQ201510657316
【公开日】2016年10月5日
【申请日】2015年10月13日
【发明人】林嘉亮
【申请人】瑞昱半导体股份有限公司