专利名称：七号信令分析仪的制作方法
技术领域：
本发明涉及一种电测量分析设备，尤其是一种用于实时采集，分析交换机局间七号信令数据的七号信令分析仪。其也适用于任何多路大数据量实时数据采集、分析系统。
在现代通讯网中，各程控交换设备和传输设备为了进行信息交换，建立信息的互连，要发送和接收各种信令，各种信令系统也就应运而生。其中，七号信令系统是最适于在数字通信网中采用的公共信道信号技术。目前，大部分程控交换机都采用七号信令进行局间信息交换。信令数据链路是由两个数据信道组成的信令传输双向通道，这两个信道传输方向相反，在数字环境下通常采用64KB/S的数字信道。通常在局间存在多条信令数据链路。然而，信令在数据链路中的传输由于传输设备的不完善和数据链路中的干扰，经常发生错误。为避免误码的发生，提高传输质量，需要对信令数据进行监控分析，以保证建立正常的连接。
本发明的任务是提供一种七号信令分析仪，它能够高速、便捷地进行信令数据采集，并上传、进行分析处理，并且能够在容量上易于扩展，结构上也较简单，在系统组成及配置上能够根据用户的要求提供多种可选方式。
为解决上述任务，本发明的解决方案是该七号信令分析仪采用ISA插卡模块和便携主机组成的开放式结构，其中ISA插卡模块包括信息交换通道连接在PC主机和数据采集器之间，它包括一个双口随机存储器DPRAM，用于PC主机和数据采集器交换控制信息；一个先进先出存储器FIFO，用于PC主机和数字处理器之间大规模的数据传送；数据采集器连接在信息交换通道和E1基本接口电路之间，接收PC主机的测试命令、测试参数；接收E1基本接口电路传来的信令数据，传送到信息交换通道；E1基本接口电路与被测出入中继线相连，接收信令数据；逻辑控制器；系统工作时，PC主机通过信息交换通道双口随机存储器DPRAM，将位于主机的测试中继线上的信令数据的工作程序写入数据采集器中，然后数据采集器轮询多路E1接口电路，中继线上的信令数据由E1接口电路进入数据采集器中，存入数据缓冲区中，完成一遍轮询后，数据采集器将缓冲区数据压入先进先出存储器FIFO，进入PC主机，更改双口随机存储器DPRAM中控制标志通知PC主机先进先出存储器FIFO中数据帧已备好，以及数据长度，然后进入下一轮询。
由于本发明采用了PC主机、信息交换通道、数据采集器、E1基本接口电路顺序连接的结构，使系统能够实现高速、便捷地进行信令数据采集，并上传、进行分析处理的功能；由于本发明把PC主机以外的集成电路部分都放在一个ISA插卡模块中，组成ISA插卡模块和便携主机组成的开放式结构，使得系统在容量上易于扩展，结构上也较简单，在系统组成及配置上能够根据用户的要求提供多种可选方式。
下面结合附图和实施例对本发明方案进行进一步详细的说明。
图1是本发明的设计框图。
图2是本发明的EPLD逻辑结构的8个模块图。
由图1本发明的设计框图所示，本发明包括PC主机和ISA插卡模块。其中PC主机用来接收配置信息，通过信息交换通道控制ISA插卡；接收存储数据，分析数据。整个测试系统需一台PC主机控制。PC主机作系统的主控CPU，运行在Windows’95操作系统上。一台PC机可满配置4块测试模块，同时监视8对16条PCM链路，PC主机可根据系统需要选择。
ISA插卡模块包括信息交换通道、数据采集器、E1基本接口电路、逻辑控制器、时钟电源。
1.信息交换通道为PC主机和数据采集器提供控制信息和数据信息交换方式。
先进先出存储器FIFO，双口随机存储器DPRAM，ISA总线构成信息交换通道。信息交换通道中，双口随机存储器DPRAM用于PC主机和数据采集器交换控制信息，先进先出存储器FIFO用于PC主机和数字处理器之间大规模的数据传送。这样做到控制信息和数据信息分离。先进先出存储器FIFO的突出优点是读、写数据操作简单、快速，不需改变存储单元地址。在我们的仪器中采用这种方式，大量的数据采集、传送试验证明这种方式既高效又可靠。在先进先出存储器FIFO的选用上采用IDT公司的容量为4K的IDT7204，每个模块只需配置一片IDT7204。双口随机存储器RAM用作PC主机和数据采集器之间的通信器件。除信令数据通过先进先出存储器FIFO传送外，其它测试命令、测试参数、测试结果的传送以及软件协议等都通过双口随机存储器RAM实现。采用IDT公司容量为2K的IDT7132。每个模块配置一片IDT7132。
2.数据采集器操作基本接口电路，获得采集数据。并通过信息交换通道向PC主机传送数据。
数据采集器采用16位总线的基于数字信号处理器DSP的TMS320C5X系列高速微处理器。该处理器主频40M，基本配置有64K程序存储区，96K数据存储区。可提供多达64K的丰富的I/O口及多个内、外部可屏蔽中断以及高速串行口。该微处理器同时提供直接存储器访问DMA方式。并有专门的数据缓冲区建立指令，能在RAM中建立宽度为32K的数据缓冲区。数字信号处理器具有独立的程序和数据空间，配置灵活，运行程序能够在片内RAM中执行，以取得最大的运行速度。数据采集器的主要功能是与PC主机进行通信，接收测试命令、测试参数；控制E1基本接口电路，完成信令数据的收发、过滤、缓存及向PC主机传送接收到的信令数据等功能。每个模块配置一片TMS320C5X。RAM推荐使用CY7C199，ROM推荐使用AM27C1024，也可使用其他EPROM代替。
3.E1基本接口电路、隔离耦合器构成基本接口电路。
每个测试模块上配置4路E1基本接口电路，分别对应4条链路的监视。E1基本接口单元是数字交换系统与数字交换系统之间或数字交换系统与数字传输系统之间的接口单元，其作用是根据PCM时分复用原理，将32路64KB/S的话音信号和信令复接成2048KB/S信号发送，同时接收对端发送的2048KB/S话音和信令信号。E1基本接口单元具备如下基本功能；码型变换在局外传输的信号是HDB3三阶高密度极生码或AMI伪三元码，局内进行交换接续处理时采用NRZ非归零码。数字中继单元将入局HDB3码转变为NRZ码，将局内NRZ码转换为HDB3码发送。
时钟提取与再定时从输入的数据流中提取作为输入数据流的基准时钟，并作为本端系统时钟的外部参考时钟源。
帧/复帧同步在接收端，从输入PCM码流中提取输入信号的帧定位信号，再产生收端各路的时隙脉冲，使其与发端的帧时隙脉冲自TS0起各路对齐，以便发端发送的信号能正确地被接收端接收，即实现帧同步。若在随路信令方式下，还要实现复帧同步。
控制、检测、告警控制包括对接口电路的初始化；执行复位、环路测试等命令。检测内容有误码率、滑码次数、帧失步、复帧失步、中继信号丢失等。告警即把检测到的故障信息通过一定方式传送出去，作出故障指示、传送有关告警信息。
在系统实现上，E1基本接口电路采用BT公司的数字中继大规模集成芯片BT8370。BT8370具有并口，可直接被数字信号处理器DSP访问、控制。BT8370具有数量较多的状态寄存器，可以显示各种异常事件的发生，在数字信号处理器DSP查询以后即可进行相应的处理。BT8370提供各种自环测试功能，方便调试及测试。同时，它具有强大的高级数据链路控制HDLC功能和性能良好的内部锁相环，可以省去锁相环电路，降低成本。数字信号处理器DSP可以直接访问BT8370，完成信令数据的接收发。
4.逻辑控制器产生数据采集器所需要的逻辑。
EPLD可编程逻辑器件构成逻辑控制器。采用EPLD可编程逻辑器件产生所需的各种控制逻辑及时序电路，包括数字信号处理器DSP、BT8370等芯片的片选及各种时序的生成。EPLD可编程逻辑器件采用ALTERA公司的EPM7128S。每个模块配置一片EPM7128S。
EPLD设计包括8个模块，分别产生各芯片所需要的所有信号，如图2所示。8个模块的具体信号及译码如下模块1PC机I/O口选通信号的产生PC机的10根地址信号SA0、SA1------SA9及地址允许信号SAEN经译码后产生I/O口的选通信号SIO0、SIO1、SIO2。
模块2E1接口选通信号的产生TMS320C50的7根地址信号CA9、CA10------CA15及数据选通信号CDS经译码后产生E1接口芯片的片选信号E1CS1、E1CS2、E1CS3、E1CS4。
模块3PC机端双口RAM片选信号的产生PC机的10根地址信号SA11、SA12------SA19、内存读信号SRD、内存写信号SWR及地址允许信号SAEN经译码后产生PC机端双口RAM的片选信号SDPCS。
模块4PC机读写方向信号的产生PC机的内存读信号SRD、内存写信号SWR、I/O口读信号SIOR及I/O口写信号SIOW经译码后产生PC机读写方向信号MR/W。
模块5PC机访问外设准备号好信号的产生PC机端的双口RAM选通信号SDPCS及忙信号SDPBS经译码后产生PC机访问外设的准备号好信号SRDY。
模块6TMS320C50端双口RAM片选信号的产生TMS320C50的5根地址信号CA11、CA12------CA15及数据选通信号CDS产生TMS320C50端双口RAM的片选信号CDPCS。
模块7E1接口锁存信号的产生TMS320C50的读信号CRD及写信号CWR经译码后产生E1接口的锁存信号ASDS。
模块8245芯片GATE信号的产生PC机端I/O口选通信号及双口RAM选通信号经译码后产生245芯片的GATE信号。
5.时钟电源提供电源，数据采集控制器和基本接口电路所需要的时钟。数据采集器工作方式系统上电后，TMS320C5X启动ROM上引导程序，通过信息交换通道双口随机存储器DPRAM同PC主机配合，将位于主机的工作程序(TMS320C5X操作E1接口电路，获得被测出入中继线上信令数据的程序)写入TMS320C5X片内RAM中，然后退出引导程序，转入在TMS320C5X片内运行工作程序，轮询多路E1接口电路，获得信令数据，将数据封装成带有获得E1接口电路标号，获得时间(毫秒级)的数据帧存入数据缓冲区中。完成一遍轮询后，将缓冲区数据压入先进先出存储器FIFO，更改双口随机存储器DPRAM中控制标志通知PC主机先进先出存储器FIFO中数据帧已备好，以及先进先出存储器FIFO中数据长度。然后进入下一轮询。PC主机工作方式进入系统后，通过逻辑控制器复位数据采集器，等待数据控制器进入程序下载状态。通过双口随机存储器DPRAM将位于本地的数据采集器工作程序下载。查询双口随机存储器DPRAM中先进先出存储器FIFO信息，读出先进先出存储器FIFO中信令数据。存入文件或做进一步处理。
采用本方案，能准确与被测系统在时钟上同步，对采集到信令数据提供有效、快速的缓存，保证信令数据可靠的接收、传递。
权利要求
1.一种七号信令分析仪，其采用ISA插卡模块和PC主机组成的开放式结构，其中ISA插卡模块包括信息交换通道连接在PC主机和数据采集器之间，它包括一个双口随机存储器DPRAM，用于PC主机和数据采集器交换控制信息；一个先进先出存储器FIFO，用于PC主机和数字处理器之间大规模的数据传送；数据采集器连接在信息交换通道和E1基本接口电路之间，接收PC主机的测试命令、测试参数；接收E1基本接口电路传来的信令数据，传送到信息交换通道；E1基本接口电路与被测出入中继线相连，接收信令数据；逻辑控制器，系统工作时，PC主机通过信息交换通道双口随机存储器DPRAM，将位于主机的测试中继线上的信令数据的工作程序写入数据采集器中，然后数据采集器轮询多路E1接口电路，中继线上的信令数据由E1接口电路进入数据采集器中，存入数据缓冲区中，完成一遍轮询后，数据采集器将缓冲区数据压入先进先出存储器FIFO，进入PC主机，更改双口随机存储器DPRAM中控制标志通知PC主机先进先出存储器FIFO中数据帧已备好，以及数据长度，然后进入下一轮询。
2.根据权利要求1所述的七号信令分析仪，其特征在于该七号信令分析仪的PC主机上配置有4块该ISA插卡模块。
3.根据权利要求1所述的七号信令分析仪，其特征在于该先进先出存储器FIFO是由一片容量为4K的IDT7204组成的。
4.根据权利要求1所述的七号信令分析仪，其特征在于该双口随机存储器DPRAM是由一片容量为2K的IDT7132组成的。
5.根据权利要求1所述的七号信令分析仪，其特征在于该数据采集器是由一台16位总线的基于数字信号处理器DSP的TMS320C5X系列高速微处理器组成的。
6.根据权利要求5所述的七号信令分析仪，其特征在于该数据采集器片内含有采用CY7C199的随机存储器RAM，和采用AM27C1024的只读存储器ROM。
7.根据权利要求1所述的七号信令分析仪，其特征在于该ISA插卡模块配置有4个E1基本接口电路。
8.根据权利要求1所述的七号信令分析仪，其特征在于该E1基本接口电路采用BT公司的数字中继大规模集成芯片BT8370。
9.根据权利要求1所述的七号信令分析仪，其特征在于该逻辑控制器是由EPLD可编程逻辑器件构成的。
10.根据权利要求9所述的七号信令分析仪，其特征在于该EPLD可编程逻辑器件是由ALTERA公司的EPM7128S构成的。
11.根据权利要求1所述的七号信令分析仪，其特征在于它还包括一个用来提供电源、提供数据采集控制器和基本接口电路所需要的时钟的时钟电路。
全文摘要
本发明公开了一种七号信令分析仪,其采用ISA插卡模块和PC主机组成的开放式结构,使得系统在容量上易于扩展。其中ISA插卡模块包括一个信息交换通道,连接在PC主机和数据采集器之间;一个数据采集器,连接在信息交换通道和E1基本接口电路之间,接收PC主机的测试命令,将E1基本接口电路传来的信令传至信息交换通道;一个E1基本接口电路,与被测出入中继线相连,接收信令数据;一个逻辑控制器。
文档编号H04L12/26GK1353522SQ0012744
公开日2002年6月12日 申请日期2000年11月13日 优先权日2000年11月13日
发明者陈彩娥, 陈仕波, 张廷琦, 冯毅, 曾玉松 申请人:深圳市中兴通讯股份有限公司