专利名称：数据处理装置和数据记录方法
技术领域：
本发明涉及一种数据处理装置和一种数据记录方法，其适合用在数据记录系统中，以根据一同步信号进行数据编码。
以MPEG(运动图象专家组)标准或类似标准为代表的数字图象压缩方法，假设一输入的标准视频信号根据一预定规则被编码。通常，在以下情况下即仅半帧的视频信号存在于一游戏设备中，或帧的暂时长度与在变速再现VCR(盒式录像机)中不同，或通过转换输入信号的信道使帧不连续，实际输入的模拟视频信号为非标准视频信号。因此，当通过将模拟视频信号转换为数字视频信号来完成数字图象压缩过程时，通常编码不能完成。
另一方面，在传统技术中，如果非标准视频信号被检测到时，编码暂时中断，并从一标准的视频信号帧继续进行，从而不对非标准视频信号帧进行编码。即按照惯例，一异步的视频信号可通过暂时停止编码来进行处理。
同样，在传统技术中，当半帧(field)视频信号为非标准视频信号时，进行减少或增加线数的处理，这样就将非标准视频信号转换成标准视频信号，然后对标准视频信号进行编码。
此外，在传统技术中，输入视频信号临时存储在帧存贮器中，输入时与同步信号异步的主时钟由一晶体振荡器或类似装置产生。通过使用同步信号和主时钟，输入视频信号被读出然后被编码。
然而，上述临时暂停编码的技术有一问题，即被编码并输出的视频数据变得不连续。
上述控制线数的技术有一问题，即与输入的原始图象不同的图象必须被编码。
此外，在上述的通过使用同步信号和主时钟读出视频信号然后对该视频信号编码的技术中，由于通过使用主时钟将视频信号从帧存贮器中读出，该主时钟在输入时不与同步信号同步，在帧存贮器中的视频信号延迟量与通过使用同步信号读出视频信号时和使用主时钟读出视频信号时不同。在如上所述延迟量不固定的情况下，相对于与视频信号同步输入的音频信号的延迟量不确定，不能实现视频信号与音频信号之间的同步。
这样，考虑到前述的技术状况，本发明的一个目的是提供一种数据处理装置和一种数据记录方法，从而即使当一非标准信号输入时，也能对数据进行编码和精确地记录。
根据本发明的一种数据处理装置包括输入电路，用于输入/输出一视频信号；检测电路，用于检测通过视频输入电路输入的视频信号的同步信号；和输出同步信号产生电路，用于通过使用检测电路检测到的同步信号，为输出信号产生一同步信号，以保持并输出输入的视频信号；其中根据输出信号用的同步信号，输入的视频信号被延迟，然后被输出。
根据本发明的一种数据处理装置包括转换电路，用于转换视频信号的输入和音频信号的输入；音频信号编码电路，用于对转换电路来的音频信号编码；同步装置，用于临时保持转换电路来的视频信号，并输出该视频信号；控制电路，用于根据视频信号的同步信号控制同步装置的输入/输出；视频信号编码器，用于对同步装置来的视频信号编码；记录电路，用于接收音频信号编码电路和视频信号编码器来的信号，并将该信号记录到一记录媒介上；和控制器，用于控制视频信号和音频信号记录到记录媒介上的过程和同步装置的操作。
根据本发明的一种数据方法包括以下步骤接收视频信号和音频信号；检测视频信号中的同步信号；通过使用检测到的同步信号保持视频信号；为从检测到的同步信号中输出的信号产生一同步信号；根据产生的同步信号输出被保持的视频信号；和将音频信号和保持的视频信号以传输流(transport stream)的形式记录到记录媒介上。
图1为一方框图，示出了本发明应用的记录/再现系统的结构。
图2为一方框图，示出了本发明应用的记录/再现装置的结构。
图3为一方框图，示出了本发明应用的记录/再现装置的NTSC解码器和同步控制电路。
图4为一时间图，用于解释同步控制电路的操作。
图5为一时间图，用于解释在非标准视频信号输入情况下同步控制电路的操作。
下面参照附图对本发明的最佳实施例进行详细描述。
该记录/再现系统1由以下部件构成记录/再现装置2，RAM(随机存取存储器)3，ROM(只读存储器)4，和连接在主总线1A上的系统控制器5。在记录/再现系统1中，当控制信号被系统控制器5输入时，记录/再现装置2的记录/再现操作被控制。系统控制器5可经主总线1A访问RAM3和ROM4，如果需要的话，控制整个记录/再现系统1。
首先描述记录/再现装置2的记录操作。
记录/再现装置2如图2所示。该记录/再现装置2适用于以传输流的形式记录一音频信号，该音频信号是通过与天线11连接的天线端子12从调谐器14接收的，或记录从模拟输入终端13a、13b输入到HDD(硬磁盘驱动器)单元23中的记录媒介上的视频信号，此过程是经过输入转接段(switching section)15、YC分离电路16、转换部17、NTSC(国家电视系统委员会)解码器18、预-视频信号处理电路19、MPEG(移动图象专家组)视频编码器20、多路复用/多路分解电路21和缓冲器控制电路22而进行的。
记录/再现装置2同样适用于以传输流的形式记录一音频信号，该音频信号是通过与天线11连接的天线端子12从调谐器14接收的，或记录从模拟输入终端13c输入到在HDD单元23中的记录媒介上的一音频信号，该输入过程是在系统控制器5的控制下，经过输入转接段15、音频A/D转换器24、MPEG音频编码器25、多路复用/多路分解电路21和缓冲器控制电路22而进行的。
天线11由，例如，一地波接收天线构成。天线11接收包括叠加在一起的视频信号和音频信号组成的无线电波，并将所收到的信号输出到调谐器14。
该调谐器14对天线11接收到的信号进行解码(descramble)处理和解调处理，从而提取视频信号和音频信号，并将视频信号和音频信号输出到输入转接段15。
从模拟输入端13a输入的外部S视频信号、从模拟输入端13b输入的合成视频信号、和从模拟输入端13c输入的音频信号被输出到输入转接段15。
根据系统控制器5发出的控制信号，该输入转接段15转接(switches)和输出视频信号和音频信号。该输入转接段15将视频信号输出到YC分离电路16，将音频信号输出到音频A/D转换器24。
YC分离电路16应用合成视频信号进行YC分离处理，从而产生由一亮度信号(Y)和一色差信号(C)组成的视频信号，并将所产生的视频信号输出到转换部(switch section)17。
从YC分离电路16发出的视频信号和输入到模拟输入端13a的外部S视频信号被提供给转换部17。根据系统控制器5发出的控制信号，该转换部17将外部视频信号或从YC分离电路16发出的视频信号输出到NTSC解码器18。
NTSC解码器18对转换部17发出的视频信号进行A/D转换处理和色度编码处理，从而将视频信号转换为数字合成视频信号(即下文的视频数据)，并将该视频数据输出到预-视频信号处理电路19。
NTSC解码器18也将根据输入的视频信号的水平同步信号产生的时钟、和一水平同步信号、一垂直同步信号及由同步分离获得的场识别信号输出到同步控制电路40。
以NTSC解码器18发出的水平同步信号、垂直同步信号和场识别信号为基础，为从NTSC解码器18输出到预-视频信号处理电路19的信号，同步控制电路40产生一时标信号，并将该时标信号提供给NTSC解码器18。同步控制电路40的结构将在下文描述。
预-视频信号处理电路19进行多种视频数据处理，例如对从NTSC解码器18发出的视频数据进行预-滤波，并将获得的视频数据输出到MPEG视频编码器20和后-视频信号处理电路32。
MPEG视频编码器20对预-视频信号处理电路19发出的视频数据进行块DCT(离散余弦变换)处理和MPEG编码处理，例如动补偿处理，这样就产生了由视频数据(下文称视频ES)组成的流元(elementary stream)，并将该视频ES输出到多路复用/多路分解电路21。虽然在本实施例中使用了MPEG系统进行压缩处理，但同样可使用其它压缩系统，且压缩处理可省略。
同时，从输入转接段15向音频A/D转换器24提供音频信号，音频A/D转换器24对所输入的音频信号进行A/D转换处理，并将音频数据输出到MPEG音频编码器25。
MPEG音频编码器25根据MPEG系统压缩音频数据，这样就产生由音频数据(下文称音频ES)组成的流元，并将该音频ES输出到多路复用/多路分解电路21。虽然在本实施例中使用了MPEG系统进行压缩处理，但也可使用其它压缩系统，且压缩处理可省略。
在数据记录时，通过利用从MPEG视频编码器20发出的视频ES、从MPEG音频编码器25发出的音频ES和多种控制信号，多路复用/多路分解电路21进行多路复用处理，这样就产生了传输流，并将该传输流输出到缓冲器控制电路22。
由缓冲器控制电路22进行控制，从而间歇地传送上述传输流，在随后的阶段，该传输流连续地从多路复用/多路分解电路21输入到HDD单元23。当HDD单元23进行搜索操作时，缓冲器控制电路22不能写入传输流，从而暂时将传输流存储在一内装式缓冲器中。当能够写入时，缓冲器控制电路22以比从多路复用/多路分解电路21的输入速度高的速度进行写操作，这样控制HDD单元23持续地记录连续输入的传输流。
在HDD单元23中具有记录媒介，例如磁盘，并根据从系统控制器5发出的控制信号，将传输流记录到一预定地址。使用例如IDE(集成驱动电子技术)作为在缓冲器控制电路22和HDD单元23之间的输入/输出协议。虽然在本实施例中描述的示例具有一磁盘，但记录媒介也可是光盘、磁光盘、固态存储器或类似材料。
下面将介绍记录/再现装置2的再现操作。
记录/再现装置2适用于对通过缓冲器控制电路22、多路复用/多路分解电路21和MPEG AV解码器31，对从HDD单元23读出的传输流进行解码，这样就生成视频数据和音频数据，然后经过后-视频信号处理电路32、OSD(在屏幕上显示)33、NTSC编码器34和视频信号输出终端35a、35b输出视频数据，从而再现视频数据。记录/再现装置2同样适用于将由MPEG AV(音频/视频)解码器31产生的音频数据经过转换部36、音频D/A转换器37和音频信号输出终端38输出到主总线(host bus)1A，从而再现音频数据。
根据系统控制器5发出的控制信号，HDD单元23搜索一预定地址，然后读出传输流并将所读出的传输流输出到缓冲器控制电路22，以便使数据再现。
缓冲器控制电路22对缓冲器进行控制从而持续地输出传输流，该传输流是间歇地被输入的，缓冲器控制电路22将传输流输出到多路复用/多路分解电路21。
多路复用/多路分解电路21从传输流中提取一PES(分组流元)，并将提取的PES输出到MPEG AV解码器31。
MPEG AV解码器31将输入的PES分解为一视频ES和一音频ES，并对该视频ES和音频ES进行解码处理。然后MPEGAV解码器31将视频数据输出到后-视频信号处理电路32，并将音频数据输出到转换部36。
后-视频信号处理电路32从MPEGAV解码器31和预-视频信号处理电路19接收视频数据。根据系统控制器5发出的控制信号，后-视频信号处理电路32对从预-视频信号处理电路19发出的视频数据和从MPEGAV解码器31发出的视频数据进行输出转换、合成和滤波处理，并将视频数据输出到OSD33。
通过使用从后-视频信号处理电路32发出的视频数据，OSD33产生用于视频显示的图象，为了进行视频数据的合成显示和部分显示，也进行显示控制处理。然后OSD33将视频数据输出到NTSC编码器34。
NTSC编码器34将OSD33发出的视频数据转换为一亮度信号和一色差信号，然后进行D/A转换处理，这样就获得了模拟系统的合成视频信号和S视频信号。NTSC编码器34将合成视频信号从视频信号输出终端35a输出，并将S视频信号从视频信号输出终端35b输出。
同时，转换部36从MPEGAV解码器31接收音频数据，也从MPEG音频编码器25接收音频信号。根据从系统控制器5发出的控制信号，转换部36将二者中任一音频数据输出到音频D/A转换器37。
音频D/A转换器37对转换部36发出的音频数据进行D/A转换处理，从而获得一音频信号，并从音频信号输出终端38将该音频信号输出。
记录/再现装置2同样适用于将数字输入/输出终端26输入的作为传输流的视频数据和音频数据，经过数据I/F电路27、多路复用/多路分解电路21和缓冲器控制电路22，记录到位于HDD单元23中的记录媒介上。
数字输入/输出终端26与例如一外部IRD(集成接收解码器)相连，并经过一IEEE(电气和电子工程师协会)1394数字接口从IRD接收视频数据和音频数据。数字输入/输出终端26将视频数据和音频数据输出到数字I/F电路27，也将视频数据和音频输出从数字I/F电路27输出到外部IRD。
数字I/F电路27进行处理，例如与连接到数字输入/输出终端26的接口一致的格式转换，从而产生一传输流，将所产生的传输流输出到多路复用/多路分解电路21。记录/再现装置2经过缓冲器控制电路22，与上述记录类似地，将从数字I/F电路27输入到多路复用/多路分解电路21的传输流记录到位于HDD单元23中的记录媒介上。
当再现经过数字输入/输出终端26输入的数据时，根据从系统控制器5发出的控制信号，HDD单元23从一预定地址读出传输流，并将所读出的传输流经过缓冲器控制电路22和多路复用/多路分解电路21输出到数字I/F电路27。
数字I/F电路27进行处理，例如格式转换，用于从数字输入/输出终端26将多路复用/多路分解电路21输入的数据输出，并经过数字输入/输出终端26输出音频数据和视频数据，从而再现音频数据和视频数据。
下面参照附图3和4描述同步控制电路40的结构和操作。
经过转换部17，同步控制电路40与装在NTSC解码器18中的A/D转换处理部18a、同步检测电路18b和帧同步器18c连接。同步控制电路40有一个与同步检测电路18b和帧同步器18c相连的PLL(锁相环)电路41，和一个与该PLL电路41相连的音频PLL电路42。
该A/D转换处理部18a从转换部17接收一视频信号，然后进行A/D转换处理从而提供视频数据，并将该视频数据输出到帧同步器18c。
同步检测电路18b从转换部17接收一视频信号，并从该视频信号检测水平同步信号HS0、垂直同步信号VS0和场识别信号FD0。该同步检测电路18b将水平同步信号HS0、垂直同步信号VS0和场识别信号FD0输出到PLL电路41和帧同步器18c。
同步检测电路18b检测在A/D转换处理部18a中用于进行从视频信号的A/D转换处理的采样时钟。该同步检测电路18b将检测到的采样时钟CK0输出到A/D转换处理部18a和帧同步器18c。
帧同步器18c由具有至少一帧存储容量的存储器和输入/输出控制电路构成。水平和垂直同步信号和输入/输出信号的场信号以及时钟信号的各自的同步信号被输入，帧同步器18c可以控制延迟。帧同步器18c临时存储从A/D转换处理部18a发出的视频数据。这样，帧同步器18c使用同步检测电路18b输出的同步信号(水平同步信号HS0、垂直同步信号VS0和场识别信号FD0)，将根据采样时钟CK0从同步检测电路18b采样的视频数据写入内部存储器。
在随后的阶段，根据从PLL电路41发出的同步信号，帧同步器18c也将视频数据输出到预-视频信号处理电路19和MPEG视频编码器20。
通过将相位比较器51、VCO(电压控制振荡器)52和帧计数器53以环形连接起来而构成PLL电路41。相位比较器51与同步检测电路18b和帧计数器53的信号输出终端以及VCO52的信号输入终端连接。VCO52与相位比较器51的信号输出终端和帧同步器18c的信号输入终端连接。帧计数器53与VCO52的信号输出终端和相位比较器51的信号输入终端相连。
相位比较器51从同步检测电路18b接收场识别信号FD0，从帧计数器53接收场识别信号FD1。相位比较器51检测场识别信号FD0与场识别信号FD1之间的差别，并将差别信号输出到VCO52。
根据从相位比较器51发出的差别信号，VCO52产生一采样时钟CK1。VCO52将产生的采样时钟CK1输出到帧计数器53和帧同步器18c。这样，VCO52改变振荡频率。
通过使用从VCO52发出的采样时钟CK1，帧计数器53产生水平同步信号HS1、垂直同步信号VS1和场识别信号FD1。帧计数器53将水平同步信号HS1、垂直同步信号VS1和场识别信号FD1输出到帧同步器18c，将场识别信号FD1输出到相位比较器51。
音频PLL电路42从VCO52接收采样时钟CK1，并产生一同步信号，用于通过使用采样时钟CK1，控制音频A/D转换器24和MPEG音频编码器25的处理定时(timing)。音频PLL电路42产生与采样时钟CK1(例如，27MHZ)即视频主时钟同步的音频主时钟。
当同步检测电路18b检测到的场识别信号FD0为图4所示的信号(a)时，PLL电路41产生场识别信号FD1(在图4中为(c))，该信号被锁定为其相位与场识别信号FD0相反(相反场)(opposite field)。垂直同步信号VS0和垂直同步信号VS1在场识别信号FD0和场识别信号FD1(图4中由(b)和(d)表示)的前沿时间和后沿时间产生。与视频信号输入到音频A/D转换器24的输入时间(图4中为(e))同步地，音频数据被输入到MPEG音频编码器25(图4中用(f)表示)。
在图4中，帧同步器18c根据同步信号(水平同步信号HS1、垂直同步信号VS1和场识别信号FD1)读出帧中每个视频数据，且帧同步器18c也根据由VCO52产生的采样时钟CK1读出一帧的视频数据，并将所读出的视频数据输出到预-视频信号处理电路19和MPEG视频编码器20。从音频A/D转换器24输入到MPEG音频编码器25的定时与通过音频PLL电路42从帧同步器18c输出视频数据的定时同步。
在记录/再现装置2中这样构造，即可通过使用具有采样时钟CK1的视频数据和与输入的视频信号的场识别信号FD0同步的同步信号(水平同步信号HS1、垂直同步信号VS1和场识别信号FD1)，代替从转换部17经过NTSC编码器18和预-视频信号处理电路19而输入到MPEG视频编码器20的视频数据本身，来进行编码。
下面参考附图5对记录/再现装置2在一非连续非标准信号输入情况下的操作进行描述。在视频数据的帧变得不连续之前，如图4所示，记录/再现装置2进行正常的操作，其中使视频数据的编码器输入定时和音频数据的编码器输入定时同步。当视频数据变得不连续时，PLL电路41被设定在自由运行(free-run)状态。视频数据和音频数据的同步被消除，各编码器输入的定时被彼此转换。这样，PLL电路41使用场识别信号FD1进行再同步操作，从而重新锁定，并恢复到正常操作。
这样，在记录/再现装置2中，即使在仅有半帧(one field)视频信号存在的情况下，或在帧的临时长度与在VCR的变速再现时不同的情况下，或在通过转换输入信号的信道使帧变得不连续的情况下，其影响被PLL电路41缓和，且可读出数据并与由帧计数器53产生的精确的水平同步信号HS1、垂直同步信号VS1和场识别信号FD1一起被编码。因此，在记录/再现装置2中，假定即使在根据MPEG系统中的预定规则对输入的标准视频信号编码的情况下，非标准视频信号对编码的影响也可最小化。
同样，在记录/再现装置2中，通过在PLL电路41锁定的范围内，将采样时钟CK1输入到音频A/D转换器24或MPEG音频编码器25，音频数据输出到MPEG音频编码器25的输出定时和视频数据输出到MPEG视频编码器20的输出定时也可彼此同步，且视频数据的延迟可保持不变。当视频数据的延迟量保持不变时，视频数据和音频数据的延迟量也可保持不变。从而，视频数据和音频数据的编码可彼此精确同步。
由于帧同步器18c写入和读出定时的相位被PLL电路41保持(held)，视频数据在帧同步器18c的延迟变得恒定，并可保持视频数据和音频数据之间的同步。此外，超过和重复的产生被消除。
此外，在记录/再现装置2中，当不能被PLL电路41跟踪(follow)的视频信号输入时，产生PLL电路41的自运行(free-run)状态，帧同步器18c的写入和读出的相位不被保持。然而，由于帧计数器53使用处于自运行状态的时钟产生精确的同步信号(水平同步信号HS1，垂直同步信号VS1，场识别信号FD1)，编码将不会中断。
如上详细的描述，在根据本发明的数据处理装置和数据记录方法中，输入同步信号从一输入的视频信号检测到，输入的视频信号和音频信号被临时存储。通过使用输入同步信号，产生用于输出视频信号的输出同步信号，存储的视频信号和音频信号根据该输出同步信号输出。从而，即使当有非标准信号输入时，也可对数据进行编码和精确记录。
权利要求
1.一种数据处理装置，包括用于输入/输出视频信号的输入电路；检测电路，用于检测经过视频输入电路输入的视频信号的同步信号；和输出同步信号产生电路，用于通过使用检测电路检测到的同步信号，为输出信号产生一同步信号，以保持和输出输入的视频信号；其中，根据输出信号用的同步信号，输入的视频信号被延迟，然后被输出。
2.根据如权利要求1所述的数据处理装置，其中，视频信号输入/输出电路具有一存储电路，用于存储输入信号，并根据输出同步信号产生电路产生的同步信号，将存储在存储电路中的视频信号输出。
3.根据如权利要求2所述的数据处理装置，其中，输出同步信号产生电路为从锁相回路的时钟输出的输出信号产生同步信号，该锁相回路以检测到的同步信号锁定相位。
4.根据如权利要求1所述的数据处理装置，还包括存储媒介，用于存储和保持视频信号；控制电路，用于通过使用一缓冲器控制记录到存储媒介的过程和从该存储媒介的再现过程；和控制器，用于控制视频信号输入电路、音频信号输入电路和缓冲器控制电路；其中，控制器控制音频信号和视频信号经输入电路记录到存储媒介中的过程，和从存储媒介中再现的过程。
5.根据如权利要求4所述的数据处理装置，其中存储媒介是硬盘、磁光盘、光盘和半导体存储器中的一种。
6.一数据处理装置，包括转换电路，用于转换视频信号的输入和音频信号的输入；音频信号编码电路，用于对转换电路来的音频信号编码；同步装置，用于临时保持转换电路来的视频信号，并输出该视频信号；控制电路，用于根据视频信号的同步信号控制同步装置的输入/输出；视频信号编码器，用于对来自同步装置的视频信号进行编码；记录电路，用于接收音频信号编码电路和视频信号编码器来的信号，并将该信号记录到一记录媒介上；和控制器，用于控制视频信号和音频信号记录到记录媒介上的过程，并控制同步装置的操作。
7.根据如权利要求6所述的数据处理装置，其中音频信号编码器或视频信号编码器为MPEG编码器，该编码器用于将音频信号或视频信号以传输流的形式记录到记录媒介上。
8.一数据记录方法，包括以下步骤接收视频信号和音频信号；检测视频信号中的同步信号；通过使用检测到的同步信号保持视频信号；为从检测到的同步信号中输出的信号产生一同步信号；根据产生的同步信号输出被保持的视频信号；和将音频信号和保持的视频信号以传输流的形式记录到记录媒介上。
9.根据如权利要求8所述的数据记录方法，其中输出信号的同步信号由锁相回路产生，该锁相回路以检测到的同步信号锁定相位。
全文摘要
一种记录/再现装置2,具有NTSC解码器18,从外部接收视频信号并输出一视频信号到外部;MPEG音频编码器25,从外部接收音频信号并将一音频信号输到外部,同步控制电路40使用输入的同步信号,从输到NTSC解码器18的视频信号中检测同步信号,并产生与输入的同步信号不同的输出同步信号,用于从NTSC解码器18输出视频信号。在装置2中,NTSC解码器18和MPEG音频编码器25使输入的视频信号和音频信号延迟,并根据电路40产生的输出同步信号输出视频信号和音频信号。
文档编号H04N5/781GK1330492SQ0111739
公开日2002年1月9日 申请日期2001年3月17日 优先权日2000年3月17日
发明者新田元, 滨田敏道, 太田正志, 大田起至 申请人:索尼公司