专利名称：用于在具有smii标准的设备之间仲裁数据传输的装置和方法
技术领域：
本发明通常涉及一种在应用到以太网交换系统的设备之间仲裁数据传输的装置，特别是涉及一种分别在至少一个媒介访问控制(MAC)设备和至少一个具有串行媒介独立接口(SMII)的物理层(PHY)设备之间仲裁数据传输的装置和方法，该方法和装置可以消除对印刷电路板(PCB)上MAC和PHY设备之间距离的限制，并防止由于数据传输延时产生的传输误差。
现有技术通常，以太网交换系统，例如以太网交换机，包括媒介访问控制(MAC)设备和物理层(PHY)设备，该媒介接入控制(MAC)设备具有MAC协议，用于执行交换操作，该物理层(PHY)设备具有PHY协议，用于在通过以太网发送和接收数据，执行与一物理层，例如以太网的连接操作。
电气和电子工程师学会(IEEE)802.3U规定的MAC和PHY设备之间的接口包括媒介独立接口(MII)、简化的媒介独立接口(RMII)、SMII等等。多端口专用的SMII标准定义为时钟信号，同步信号单向的提供给MAC和PHY设备以减少交换系统中处理的信号数目。
因此，在根据SMII标准连接的一个MAC设备和多个PHY设备之中执行数据传输，需要对PCB版图中这些设备之间的距离加以限制，这在设计PCB版图时存在缺点，如果PCB版图设计成超出所允许的距离，则会引起传输数据的误差。
以下，将要解释PCB版图中MAC和PHY设备之间的距离受到限制的原因。
表1表示同步信号(SYNC)的输入和输出路径和根据SMII发送/接收数据(Tx/Rx)。
SMII标准为每个端口提供两个数据信号(Tx/Rx)、一个同步信号(SYNC)和一个时钟信号(CLK)。这里，它被定义利用系统时钟信号或MAC设备的时钟信号。
如表1所示，当同步信号SYNC从MAC设备传送到PHY设备，在数据传输和接收之前，要从以太网收到的数据通过PHY设备传送到MAC设备，要传输到以太网的数据通过MAC设备发送给PHY设备。
表2说明根据SMII标准传输和接收一个时钟信号的数据所需的时间。基于125MHz(一个时钟信号周期8ns)的时钟信号CLK提供给MAC和PHY设备。
如图2所示，为了准确的传输数据，需要数据输入建立时间(T1)和数据输入保持时间(T2)。也就是说，如表2所示，最小输入建立时间需要1.5ns，最小输入保持时间需要1ns，MAC和PHY设备之间的输出延时需要2到5ns。
当从以太网接收数据时MAC和PHY设备之间的数据传输延时可以参照表2计算如下1.当MAC设备的同步信号SYNC被接收到PHY设备时，输入建立时间(SYNC)+输入保持时间(SYNC)＝1.5ns+1ns＝2.5ns；2.当PHY设备收到的数据(Rx)根据同步信号输入被传送到MAC设备时，输入建立时间(Rx数据)+输入保持时间(Rx数据)＝1.5ns+1ns＝2.5ns；3.当表2中的最小输出延时2ns加到上面的1和2时，最小数据传输延时＝2.5ns+2.5ns+2ns＝7ns。这里，可以得知因为基于125MHz的一个时钟信号周期是8ns，在MAC和PHY设备之间传输数据不会出错的数据传输延时的余量小于1ns。
因此，以下将考虑数据传输时延的余量计算PCB版图中MAC和PHY设备之间的距离。作为本申请发明人的试验结果，值得注意的是PCB版图中MAC和PHY设备之间的距离为1米时，数据传输延时是7.45ns。也就是说，每1ns允许的PCB版图长度(L)用下面比例等式表示；7.45ns∶1m＝1ns∶LL≈0.134m因此，MAC和PHY设备之间PCB版图的可允许长度小于13.4cm。如果MAC和PHY设备之间PCB版图的长度设计成超过13.4cm，基于以8ns为周期提供的时钟信号所传送到MAC和PHY设备的各个数据比特会由于传输延迟而没有被MAC和PHY设备识别，从而在传输数据时引起误差。这样引起的误差将以同样的方式用于传输数据到以太网的过程中。
因此，具有传统SMII标准的MAC和PHY设备10和20的PCB版图之间的距离(L)如
图1所示必须限制为小于13.4cm。此外，当多个PHY设备20连接到一个MAC设备10以容纳多个端口时，MAC设备10和多个PHY设备20之间PCB版图的各个长度应当符合13.4cm的限制，这使得难以设计PCB版图。
发明内容
因此，本发明的目的在于提供一种用于在第一和第二设备之间仲裁数据传输的装置，该第一和第二设备分别对应于具有串行媒介独立接口(SMII)的媒介访问控制(MAC)设备和物理层(PHY)设备，该装置包括至少一个缓冲装置用于缓冲从第一设备输入的传输数据，以便以段为单位再次同步预定的次数，和将再次同步的传输数据输出到第二设备。
本发明的另一个目的在于提供一种用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个时钟信号相位选择装置，连接到缓冲装置的时钟信号输入端，用于以预定的比率改变时钟信号输入的相位，并将变化以后的时钟信号提供给时钟信号输入端。
本发明的另一个目的在于提供一种用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个转换装置，位于缓冲装置和第二设备的输出端之间，用于转换缓冲装置的输出路径和将传输数据发送到第二设备，该传输数据从缓冲装置的输出端输出并被延迟了预定的时钟信号数。
本发明的另一个目的在于提供一种用于在具有SMII标准的MAC和PHY设备之间仲裁数据传输的装置，该装置包括第一缓冲器，用于缓冲从PHY设备以段为单位输入的接收数据，以便再次同步预定的次数，和将再次同步的接收数据输出到MAC设备；第二缓冲器，用于缓冲从MAC设备以段为单位输入的发送数据，以便再次同步预定的次数，和将再次同步的发送数据输出到PHY设备；和第三缓冲器，用于缓冲从MAC设备每段输入的同步信号，以便再次同步预定的次数，和将再次同步的同步信号输出到PHY设备。
本发明的另一个目的在于提供一种用于在具有SMII标准的MAC和PHY设备之间仲裁数据传输的装置，第一到第三缓冲器，包括多个输出端，用于分别输出延迟预定时钟信号数目的发送/接收数据和同步信号，该装置进一步包括第一时钟信号转换器，用于转换第一缓冲器的输出路径和将从第一缓冲器的输出端输出的接收数据运送到MAC设备；第二时钟信号转换器，用于转换第二缓冲器的输出路径和将从第二缓冲器的输出端输出的发送数据运送到PHY设备；和第三时钟信号转换器，用于转换第三缓冲器的输出路径和将从第三缓冲器的输出端输出的同步信号运送到PHY设备。
本发明的另一个目的在于提供一种用于在具有SMII标准的MAC和PHY设备之间仲裁数据传输的装置，该装置进一步包括至少一个时钟信号相位选择器，有选择的连接到第一到第三缓冲器的每个时钟信号输入端，用于以预定的比例改变输入时钟信号的相位并将改变以后的时钟信号提供给时钟信号输入端。
可以理解前面的一般性描述和下面的详细描述是示范性的和解释性的，并期望提供对所要求保护发明的进一步的解释。
附图的简要说明通过包含以提供本发明进一步理解和并入组成说明书一部分的附图，说明本发明的实施例并和说明书一起来解释本发明的原理附图中图1是一概念图，用于说明具有传统SMII标准的MAC设备和PHY设备之间PCB版图长度的限制。
图2说明用于数据传输的输入建立时间和输入保持时间；图3是解释装置30的概念的方框图，装置30用于根据本发明的一个实施例在具有SMII标准的设备之间仲裁数据传输；图4是表示图3中用于仲裁数据传输的装置30的内部结构方框图；图5a和5b表示系统时钟信号CLK、同步信号SYNC和发送/接收数据Tx/Rx如何提供给装置30用来仲裁数据传输；图6和7是说明根据本发明另一个实施例操作的流程图；和图8是表示同步信号SYNC和发送/接收数据Tx/Rx之间传输延时例子的时序图。
本发明的详细描述现在将详细参照本发明的优选实施例，本发明的实例在附图中示出。
现在参照图3，根据本发明用于在MAC设备10和PHY设备20之间仲裁数据传输的装置30，通过以具有预定时钟信号数的段为单位缓冲MAC和PHY设备10和20之间传输的数据以再次同步，来执行设备10和20之间的数据传输仲裁处理。用于防止数据传输延时的缓冲处理再次同步发送/接收数据Tx/Rx，该延时是由于MAC和PHY设备10和20之间PCB版图的长度限制引起的。
在本发明的一个实施例中，一段的传输数据例如包括10个时钟信号CLK的同步信号SYNC和发送/接收数据Tx/Rx。考虑到所应用的PCB的特性，例如影响数据传输延时的PCB版图长度、PCB版图宽度等等，通过缓冲处理实现的再次同步处理执行1次到10次。
因此，以一段为单位仲裁数据传输处理的装置30不会引起各个时钟信号数据的传输误差，但稍微延迟了传输数据的到达时间。也就是说，缓冲和传输各个时钟信号数据到设备10或20的装置30不会受到上面详细描述的数据传输延时的1ns余量的影响，因此当在传统的MAC和PHY设备之间传输数据时防止由PCB版图长度限制引起的数据传输误差。
以下，参照图4，表示图3中用于仲裁数据传输的装置30内部结构的方框图，将详细描述本发明的实施例。
在图4的装置30中，系统时钟信号用作时钟信号CLK，而且也可以采用MAC设备的时钟信号。装置30包括第一、第二和第三缓冲器31、32和33，时钟信号相位选择器34，和第一、第二和第三时钟信号转换器35、36和37。装置30由复合可编程逻辑器件(CPLD)或现场可编程门阵列(FPGA)提供。
在数据接收操作中，第一缓冲器31缓冲从PHY设备20输入的接收数据Rx，以便以10个时钟信号为单位再次同步，并将再次同步的接收数据Rx的输出时间延迟预定的时钟信号数。
在数据发送操作中，第二缓冲器32缓冲从MAC设备10输入的发送数据Tx，以便以10个时钟信号为单位再次同步，并将再次同步的发送数据Rx的输出时间延迟预定的时钟信号数。
在数据发送/接收操作中，第三缓冲器33每10个时钟信号缓冲从MAC设备10输入的同步信号SYNC以便再次同步，并将再次同步的同步信号SYNC的输出时间延迟预定的时钟信号数。
因为考虑到PCB版图长度等等将再次同步处理的次数设置为1到10，发送/接收数据Tx/Rx的各个比特再次同步设置的次数并顺序输出。
时钟信号相位选择器34根据设备(例如MAC和PHY设备10和20)的物理排列引起的输入建立时间和输入保持时间的改变和交换系统中PCB上的图形来改变系统时钟信号的相位。系统时钟信号根据SMII标准从具体的时钟信号发生装置(未示出)或从系统的MAC设备10被提供。
在此实施例中，时钟信号相位选择器34改变的系统时钟信号提供给第一到第三缓冲器31-33，而时钟信号相位选择器34没有改变的系统时钟信号提供给MAC和PHY设备10和20。
时钟信号相位选择器34例如根据用户对DIP开关(未示出)的操作将系统时钟信号的相位变为0度、90度、180度或270度。相位改变例如0度、90度、180度和270度导致系统时钟信号分别延迟0、2、4和6ns。
第一到第三缓冲器31-33利用时钟信号相位选择器34改变相位的系统时钟信号再次同步包括同步信号SYNC和发送/接收数据Tx/Rx，因此在时钟信号的上升沿定位发送/接收数据Tx/Rx的各个比特。因此，各个比特的传输数据可以精确地得以识别。
同时，时钟信号相位选择器34的逻辑结构可以通过下面的1或2的VHDL算法(非常高速集成电路VHSIC+硬件描述语言HDL)实现1.VHDL应用一般仲裁逻辑的“CLK DLL”；component CLK DLLport(CLKIN，CLKFB，RSTin STD_LOGICend component；CLK＜＝CLKi；//CLKi表示选择器34的输入if SEL＝’00’thenCLKo＜＝CLKO；//0度相位变化Else if SEL＝’01’thenCLKo＜＝CLK90；//90度相位变化Else if SEL＝’10’thenCLKo＜＝CLK180；//180度相位变化Else if SEL＝’11’thenCLKo＜＝CLK270；//270度相位变化2.VHDL没有应用一般仲裁逻辑的“CLK DLL”，其中CLK1到CLK4表示在构造时钟信号相位选择器34的CPLD中基准文件的输入值；
CLK1＝OUT 0ns AFTER CLKi；//0度相位变化CLK2＝OUT 2ns AFTER CLKi；//90度相位变化CLK3＝OUT 4ns AFTER CLKi；//180度相位变化CLK4＝OUT 6ns AFTER CLKi；//270度相位变化CLKIN＜＝CLKi；//CLKi表示选择器34的输入if SEL＝’00’thenCLKo＜＝CLK1；Else if SEL＝’01’thenCLKo＜＝CLK2；Else if SEL＝’10’thenCLKo＜＝CLK3Else if SEL＝’11’then则CLKo＜＝CLK4构造该逻辑的VHDL算法可以根据所应用的程序语言而改变。
在图4的上述结构中，一个时钟信号选择器34连接到第一到第三缓冲器31-33以提供系统时钟信号，该系统时钟信号的相位以与缓冲器31-33相同的比率被改变，而每个时钟信号相位选择器34可以分别连接到第一到第三缓冲器31-33，以便提供系统时钟信号，该系统时钟信号具有关于第一到第三缓冲器31-33的不同的相位。此外，时钟信号相位选择器34可以根据系统的物理状态而有选择的连接到第一到第三缓冲器。因为系统的物理状态可以改变用于精确地识别传输数据的输入建立时间T1和输入保持时间T2。
第一到第三时钟信号转换器35-37分别转换第一到第三缓冲器31-33的输出路径，以便将从第一到第三缓冲器31-33输出的各个传输数据延迟0(零)到n个时钟信号。第一到第三缓冲器31-33的输出路径分别包括输出端A0-An、B0-Bn和C0-Cn，如图4所示。输出端A0-An、B0-Bn和C0-Cn连接到第一到第三时钟信号转换器35-37的输入端。根据SMII标准，第一时钟信号转换器35的输出端连接到MAC设备10，第二和第三时钟信号转换器36和37的输出端连接到PHY设备20。
各个传输数据延迟0到n个时钟信号的处理是为了补偿同步信号SYNCs和发送/接收数据Tx/Rx之间的时间延迟。第一到第三时钟信号转换器35-37的切换处理在0至n个时钟信号内由DIP开关的用户操作确定。
这里，参见图8，可以看出同步信号SYNC和接收数据Rx之间的时延出现3个时钟信号(①′-③′)。也就是说，它通过使各个接收数据Rx比同步信号SYNCs延迟3个时钟信号来补偿数据传输延时。
在图4的上述结构中，由DIP开关进行时钟信号相位选择器34和时钟信号转换器35-37的操作选择，但也可以提供用于相同选择的单独的处理器。这里，该处理器配置成用一信息表控制时钟信号相位选择器34的操作和通过检验同步信号SYNCs和发送/接收数据Tx/Rx之间的时延控制第一到第三时钟信号转换器35-37的切换操作，该信息表具有根据切换系统的物理状态的系统时钟信号相位变化率，而且该时延是由于MAC和PHY设备10和20之间的PCB版图长度引起的。
以下，将参照图5-7描述根据本发明的另一个实施例仲裁数据传输的装置30及其方法的操作。
参照图6，以下将描述从PHY设备20运送接收数据Rx到MAC设备10的步骤。
如果来自外部以太网的接收数据Rx传送到以太网交换机，MAC设备10将图5a的同步信号SYNC提供到图4中装置30的第三缓冲器33。这里，根据时钟信号相位选择器34选择的相位改变的系统时钟信号CLKs被提供给第三缓冲器33。然后，第三缓冲器33缓冲同步信号SYNC以便根据相位改变的系统时钟信号再次同步。第三时钟信号转换器33通过根据DIP开关预先选择的输出路径切换第三缓冲器33的输出端将同步信号SYNC传送到PHY设备20(步骤601)。
接收来自装置30的同步信号SYNC的PHY设备20根据收到的同步信号SYNC将接收数据Rx以具有图5a所示的10个时钟信号(①-⑩)的段为单位运送到图4中的装置30的第一缓冲器31(步骤602)。
接下来，第一缓冲器31缓冲接收数据Rx以便根据时钟信号相位选择器34选择的相位而改变的系统时钟信号CLK来再次同步1到10次。因此，接收数据Rx根据改变的系统时钟信号被延时(步骤603)。
如果第一时钟信号转换器35根据DIP开关预先选择的输出路径切换第一缓冲器31的输出端(A0-An)，则一段的接收数据Rx通过切换的输出端和选择的输出路径被输出(步骤604)。
这里，根据第一时钟信号转换器35将第一缓冲器31延迟了0到n个时钟信号的接收数据Rx输送到MAC设备10，则来自以太网的接收数据Rx可以从PHY设备20没有误差的传送到MAC设备10(步骤605)。
以下，参照图7，将描述从MAC设备10提供发送数据Tx到PHY设备20的步骤。
如果要发送到外部以太网的发送数据Tx提供给以太网交换机，MAC设备10将图5b的同步信号SYNC提供到图4中的装置30的第三缓冲器33。这里，根据时钟信号相位选择器34选择的相位改变的系统时钟信号CLKs提供给第三缓冲器33。然后，第三缓冲器33缓冲同步信号SYNC以便根据相位改变的系统时钟信号再次同步。第三时钟信号转换器33通过根据DIP开关预先选择的输出路径切换第三缓冲器33的输出端将同步信号SYNC传送到PHY设备20(步骤701)。
提供同步信号SYNC到PHY设备10的MAC设备10根据收到的同步信号SYNC将发送数据Tx以具有图5b所示的10个时钟信号(①-⑩)的段为单位运送到图4中的装置30的第二缓冲器32(步骤702)。
接下来，第二缓冲器32缓冲发送数据Tx以便根据时钟信号相位选择器34选择的相位而改变的系统时钟信号CLK来再次同步1到10次。因此，发送数据Tx根据变化的系统时钟信号而被延迟(步骤703)。
如果第二时钟信号转换器36根据DIP开关预先选择的输出路径切换第二缓冲器32的输出端(B0-Bn)，则一段的发送数据Tx通过切换的输出端和选择的输出路径被输出(步骤604)。
这里，根据第二时钟信号转换器36将第二缓冲器32延迟了0到n个时钟信号的发送数据Tx输送到PHY设备20，则来自以太网的发送数据Tx可以从MAC设备10没有误差的传送到PHY设备20(步骤705)。
根据上述本发明的优选实施例，因为用于在以太网交换系统的设备之间仲裁数据传输的装置30缓冲发送/接收数据Tx/Rx以便以具有预定时钟信号数的一段为单位再次同步，所以它在传输各个时钟信号数据时不会引起误差，但会延迟一段内的所有传输数据的到达时间，因此消除了具有SMII标准的MAC和PHY设备之间的PCB版图长度的限制。
除此之外，根据本发明，缓冲器31-33根据时钟信号相位选择器34选择的相位而改变的系统时钟信号CLK来再次同步包括同步信号SYNC和发送/接收数据Tx/Rx的传输数据1次到10次，所以它可以防止数据传输误差。
而且，根据本发明，如果同步信号SYNC和发送/接收数据Tx/Rx之间存在延时，则第一到第三时钟信号转换器35-37选择输出路径以便将发送/接收数据Tx/Rx相对同步信号SYNC延迟0到n个时钟信号，因此补偿数据传输延时。
本领域技术人员可以理解，对本发明的电连接器可以进行各种修改和改变而没有偏离本发明的精神或范围。因此，期望本发明可以覆盖所附权利要求书及其等同物的范围提供的本发明的修改和改变。
权利要求
1.一种用于在第一和第二设备之间仲裁数据传输的装置，该第一和第二设备分别对应于具有串行媒介独立接口(SMII)的媒介访问控制(MAC)设备和物理层(PHY)设备，该装置包括至少一个缓冲装置用于缓冲从第一设备输入的传输数据，以便以段为单位再次同步预定的次数，和将再次同步的传输数据输出到第二设备。
2.如权利要求1所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个时钟信号相位选择装置，连接到缓冲装置的时钟信号输入端，用于以预定的比率改变时钟信号输入的相位，并将变化以后的时钟信号提供给时钟信号输入端。
3.如权利要求1所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个转换装置，位于缓冲装置的输出端和第二设备之间，用于转换缓冲装置的输出路径和将传输数据发送到第二设备，被传输的数据从缓冲装置的输出端输出，并延迟了预定的时钟信号数。
4.如权利要求2所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个转换装置，位于缓冲装置的输出端和第二设备之间，用于转换缓冲装置的输出路径和将传输数据发送到第二设备，被传输的数据从缓冲装置的输出端输出并延迟了预定的时钟信号数。
5.一种用于在具有SMII标准的MAC和PHY设备之间仲裁数据传输的装置，该装置包括第一缓冲器，用于缓冲从PHY设备以段为单位输入的接收数据，以便再次同步预定的次数，和将再次同步的接收数据输出到MAC设备；第二缓冲器，用于缓冲从MAC设备以段为单位输入的发送数据，以便再次同步预定的次数，和将再次同步的发送数据输出到PHY设备；和第三缓冲器，用于缓冲从MAC设备每段输入的同步信号，以便再次同步预定的次数，和将再次同步的同步信号输出到PHY设备。
6.如权利要求5所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，其中第一到第三缓冲器，包括多个输出端，用于分别输出延迟预定时钟信号数目的发送/接收的数据和同步信号，该装置进一步包括第一时钟信号转换器，用于转换第一缓冲器的输出路径和将从第一缓冲器的输出端输出的接收数据传送到MAC设备；第二时钟信号转换器，用于转换第二缓冲器的输出路径和将从第二缓冲器的输出端输出的发送数据传送到PHY设备；和第三时钟信号转换器，用于转换第三缓冲器的输出路径和将从第三缓冲器的输出端输出的同步信号传送到PHY设备。
7.如权利要求5所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个时钟信号相位选择器，有选择的连接到第一到第三缓冲器的每个时钟信号输入端，用于以预定的比例改变时钟信号输入的相位并将改变后的时钟信号提供给时钟信号输入端。
8.如权利要求6所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，该装置进一步包括至少一个时钟信号相位选择器，有选择的连接到第一到第三缓冲器的每个时钟信号输入端，用于以预定的比例改变输入时钟信号的相位并将改变以后的时钟信号提供给时钟信号输入端。
9.如权利要求7所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，其中用于再次同步处理的次数设置为一到十。
10.如权利要求7所述的用于在具有SMII标准的设备之间仲裁数据传输的装置，其中由至少一个DIP开关执行通过时钟信号相位选择器选择时钟信号相位和通过第一到第三时钟信号转换器转换第一到第三缓冲器的输出路径的操作。
11.如权利要求7所述的用于在具有SMII标准的设备之间的仲裁数据传输的装置，其中由一控制装置执行通过时钟信号相位选择器选择时钟信号相位和通过第一到第三时钟信号转换器转换第一到第三缓冲器的输出路径的操作，该控制装置包括一存储装置，用于存储根据系统的物理状态变化的时钟信号的预定的相位信息，该控制装置决定发送/接收数据和同步信号之间发生多少延时。
12.一种用于在第一和第二设备之间仲裁数据传输的方法，该第一和第二设备分别对应于具有串行媒介独立接口(SMII)的媒介访问控制(MAC)设备和物理层(PHY)设备，该方法包括缓冲从第一设备输入的传输数据，以便以具有预定时钟信号数的段为单位再次同步预定的次数；转换输出路径以输出缓冲的传输数据，该传输数据延迟了预定的时钟信号数；和将延迟的传输数据传送到第二设备。
13.如权利要求12所述的用于在具有SMII标准的设备之间仲裁数据传输的方法，其中传输数据包括发送、接收数据和同步信号，和其中用于再次同步处理的次数设置为一到十。
全文摘要
这里公开的内容涉及一种分别在至少一个媒介访问控制(MAC)设备和至少一个具有串行媒介独立接口(SMII)的物理层设备(PHY)之间仲裁数据传输的装置和方法，该方法和装置可以消除对印刷电路板(PCB)上MAC和PHY设备之间距离的限制并防止由于数据传输延时产生的传输误差。该装置用于在第一和第二设备之间仲裁数据传输，该第一和第二设备分别对应于具有串行媒介独立接口(SMII)标准的媒介访问控制(MAC)设备和物理层(PHY)设备，该装置包括至少一个缓冲装置用于缓冲从第一设备输入的传输数据，以便以段为单位再次同步预定的次数，和将再次同步的传输数据输出到第二设备。
文档编号H04L7/00GK1422043SQ02105090
公开日2003年6月4日 申请日期2002年2月20日 优先权日2001年11月28日
发明者金美善 申请人:株式会社科赛思