专利名称：一种实现同步数字体系链路接入处理协议的方法
技术领域：
本发明涉及一种实现通信协议的方法，尤其是涉及一种实现同步数字体系链路接入处理(LAPS)协议的方法。
背景技术：
同步数字体系链路接入处理(LAPS)协议是一种新兴的协议，同点对点通信协议(PPP)相似的是，也只支持点对点工作，是高层数据链路控制(HDLC)类协议的一种，主要应用于网际协议在同步数字体系中的应用(IP OVER SDH)及以太网协议在同步数字体系中的应用(Ethernet OVER SDH)，其特点是非常简洁高效。其帧结构如图一，其中0X7e是帧定位标识字段，不同的帧之间通过一个或多个0X7e间隔。0X04、0X03是固定插字段，0Xfe01标识数据净荷为媒体访问控制帧(MAC)，帧校验(FCS)字段是对地址、控制、协议标识(SAPI)以及数据净荷做循环冗余校验(CRC32)的计算结果。
同步数字体系链路接入处理(LAPS)协议模块包括循环冗余校验(CRC32)、X43+1自同步扰码、解扰码、同步数字体系链路接入处理协议(LAPS)帧封装、解封装、透明处理、字节塞入、错误处理等，以往由于现场可编程门阵列(FPGA)的内部主频率一般难以达到100MHZ或更高，要想支持目前最大达1.25G的带宽，一般内部数据总线宽必须大于16位(bit)。而16位的内部数据总线是双字节总线，在用现场可编程门阵列(FPGA)去实现同步数字体系链路接入处理(LAPS)协议时，处理过程复杂，逻辑单元将使用非常多，而且还难以达到100M的时钟频率，很难在资源和速度上达到实际的需求。而类似的高层数据链路控制协议(HDLC)的实现大多只能是8位数据总线宽度，相应的最大处理带宽小于622M。所以现在同步数字体系链路接入处理协议(LAPS)难于完全实现。
同样的，在用特殊应用集成电路(ASIC)去实现同步数字体系链路接入处理协议(LAPS)也是非常烦琐，使用大量的资源也难以达到速度的要求。
发明内容
本发明的目的是提出一种实现同步数字体系链路接入处理(LAPS)协议的方法，使得能够完全实现该协议，并且需要相对较少的逻辑单元，轻松的达到100M的时钟频率，在节约资源和速度上达到实际的需求，并且可以与在同步数字体系(SDH)上的点对点通信协议(rfc2615)兼容。同时，本发明的方法应有较好的扩展性，可以应用于24位、32位甚至更宽的内部总线，以方便的满足不同的同步数字体系(SDH)的频率。
本发明的目的是这样实现的一种实现同步数字体系链路接入处理协议的方法，包括以下步骤，a)对读入的数据流缓存进先入先出器件(FIFO)(10)，同时在检测到媒体访问控制(MAC)的帧头后停止读取数据以加上同步数字体系链路接入处理协议(LAPS)帧头；b)对同步数字体系链路接入处理协议(LAPS)帧加入帧校验字段(FCS)后进行循环冗余校验(CRC32)，并在检测到媒体访问控制(MAC)时下插循环冗余校验(CRC32)的计算结果、对数据加标识和添加同步数字体系链路接入处理协议(LAPS)帧尾；c)利用n个先入先出器件(FIFO)(12)，以缓存前端输出的多字节数据的不同段的字节，读控制模块控制读取上述的n个先入先出器件(FIFO)(12)中的一个并向下传输，再由透明处理和帧间隙处理模块对数据进行透明处理和帧间隙填充字节；d)将前端数据缓存进先入先出器件(FIFO)(14)中并输出；e)根据0X7e对输出数据进行同步数字体系链路接入处理协议(LAPS)定帧；f)根据当前数据的前一拍的标识位进行0X7d5d＞＞0X7d和0X7d5e＞＞0X7e以解透明，并对同步数字体系链路接入处理协议(LAPS)全帧进行循环冗余校验(CRC32)和解封装处理，最后将数据向媒体访问控制(MAC)模块输出。
上述的先入先出器件(FIFO)(10)在数据快满时给出几乎满信号，停止读取数据。
上述的步骤b)还包括，当检测到错误标识时，上述的帧校验字段(FCS)将填充一错误数据。
上述的步骤b)中所述的对数据加标识是高低字节分开处理，单独标识。
上述的n个先入先出器件(FIFO)(12)分别用于缓存数据的8～0字位、17～9字位、…、nX9-1～nX9-9字位，并且在快满时给出几乎满信号以使前端停止读取数据。
上述的读控制模块是一先入先出器件(FIFO)，其深度为8Xn。
上述的步骤c)中上述的对数据透明处理包括以下步骤，遍历同步数字体系链路接入处理(LAPS)全帧，对0X7d、0X7e作转换0X7d＞＞07d5d和0X7e＞＞0X7d5e。
上述的帧间隙填充字节是在上述的先入先出器件(FIFO)(14)为空且模块管道中没有数据时，由上述的透明处理和帧间隙处理模块向下插0X7e。
上述的步骤c)还包括以下步骤，在数据缓存进上述的先入先出器件(FIFO)(14)前对数据进行X43+1扰码，其实现是利用连接在上述的先入先出器件(FIFO)(14)前的扰码模块进行。
上述的步骤f)还包括，上述的解封装处理是去除同步数字体系链路接入处理协议(LAPS)的帧头和帧尾，并产生媒体访问控制(MAC)的帧头和帧尾。
上述的步骤f)中解透明还包括将帧中速率适配字节0X7ddd去掉。
上述的方法还包括以下步骤，对同步数字体系链路接入处理协议(LAPS)帧进行解透明处理前进行解扰码处理。
通过上述的技术方案，就可以完全实现同步数字体系链路接入处理(LAPS)协议，并且需要较少的资源，对于双字节总线，应用上述的技术方案只需要800个逻辑单元，而且在一般的现场可编程门阵列(FPGA)上可以轻松达到100M的时钟频率，速度很快。同样，在同时应用集成电路(ASIC)上实现同步数字通信链路接入处理协议(LAPS)时，也可以达到很快的时钟频率。通过改变缓存多字节数据不同字位的先入先出器件(FIFO)的数量，本发明的技术方案还可以适用于24字位、32字位甚至更宽的内部总线，有很强的扩展性，可以方便的满足不同的同步数字体系(SDH)的速率。本发明的技术方案根据需要还可以对输出数据进行X43+1扰码，达到与同步数字体系上点对点通信协议(rfc2615)兼容的目的。
下面结合附图详细描述本发明的较佳实施例，通过对本发明较佳实施例的描述，可以更加清楚的看出和理解本发明的优点所在。
图1是同步数字体系链路接入处理(LAPS)协议的帧结构图；图2是对双字节总线数据进行同步数字体系链路接入处理(LAPS)协议封装的示意框图；图3是对封装后的双字节总线数据进行透明处理和扰码的示意框图；图4是对双字节同步数字体系链路接入处理(LAPS)协议帧进行解透明解封装处理的示意框图；具体实施方式
如图2，输入接口根据本图中先入先出器件(FIFO)10的空满状态、是否检测到媒体访问控制(MAC)的帧头和前端数据是否准备好来决定是否读取前端数据，若先入先出器件(FIFO)10为空，并且检测到媒体访问控制(MAC)的帧头，同时也检测到前端数据准备好了则读取前端数据。接着进行开始(SOP)处理，即一旦检测到媒体访问控制(MAC)帧头就停止前面的读控制信号，并对当前数据加上同步数字体系链路接入处理(LAPS)帧头0X0403fe01。先入先出器件(FIFO)10用于数据流缓存，并间隔同步数字体系链路接入处理(LAPS)帧头和帧尾的处理，同时当先入先出器件(FIFO)10容量将满时会给输入接口一几乎满信号，启动读控制信号使输入接口停止读取前端数据，实际在双字节数据中先入先出器件(FIFO)10的深度采用32字位深。其后是处理结束(EOP)处理，即当后端先入先出器件(图3中先入先出器件)几乎满时，或者检测到媒体访问控制(MAC)的处理结束(EOP)信号，停止读取先入先出器件(FIFO)10中数据，并且往下插帧校验(FCS)字段；而如果检测到错误标识，帧校验(FCS)字段中将填充一个错误的数据。最后搜索同步数字体系链路接入处理(LAPS)全帧，对其中的0X7d和0X7e做标识，并通过输出接口把封装好的同步数字体系链路接入处理(LAPS)帧数据输出。
如图3，本图同样是以16位内部数据总线为例，输入接口读入前端图2中模块输出的封装好的帧数据，并接收传递先入先出器件(FIFO)12给出的几乎满信号，如先入先出器件(FIFO)12给出几乎满信号时则停止读取图2中模块输出的数据。输入数据包括标识字段共18位，前者高9位17字位～9字位缓存在先入先出器件(FIFO)12中的一个，低9位8字位～0字位缓存在先入先出器件(FIFO)12中的另一个，并且二器件同时还可以给出几乎满信号给输入接口。数据流进入读控制部分后，读控制根据先入先出器件(FIFO)12输出的数据的第9位判断当前数据的下一拍读那一个先入先出器件，即根据第9位的标识字段判断现在是那个先入先出器件输出的数据，则下一拍读取另一个先入先出器件的数据，在这里读控制模块也是一先入先出器件(FIFO)。下面透明处理和帧间隙模块遍历同步数字体系链路接入处理(LAPS)全帧(不包括标志、逃逸、适配、结束)，并进行转换0X7d＞＞0X7d5d和0X7e＞＞0X7d5e；同时本部分当检测到先入先出器件(FIFO)14和先入先出器件(FIFO)12几乎空的时候往先入先出器件(FIFO)14中插入字段0X7e7e。下面的扰码模块可以对透明处理和帧间隙模块的输出数据进行X43+1扰码，目的是为了与路由协议标准(rfc2615)兼容，如果不需要与其兼容，也可以不对数据进行扰码，扰码以后数据缓存进先入先出器件(FIFO)14等待通过输出接口将经过透明处理的数据输出。
如图4，还是以16位内部总线为例，是接收方向对经过透明处理封装的数据进行解透明处理解封装的过程示意图。输入接口接收图3中输出接口输出的数据，并向下继续传输，发端如果对数据进行了扰码则由解扰码部分解扰码。解透明部分遍历同步数字体系链路接入处理(LAPS)全帧，进行转换0X7d5d＞＞0X7d和0X7d5e＞＞0X7e，并且去掉数据中的速率适配字节0X7ddd。同步数字体系链路接入处理(LAPS)全帧进行去透明处理后再经过循环冗余校验后由解封装部分进行解封装，去掉同步数字体系链路接入处理(LAPS)的帧头和帧尾，最后如果准备好了2比特的数据后就通过输出接口向外部的媒体访问控制(MAC)模块输出。
其中，如果为24位、32位甚至更宽的内部数据总线，只需要简单的改变先入先出器件(FIFO)12的数量，并相应的对前端数据分为一个字节一段分别缓存进各先入先出器件(FIFO)即可，其他部分类同。如此，本发明的方法可以方便的进行扩展，有很强的移植性，可以很方便的满足不同的同步数字体系(SDH)的速率。同时本发明的方法节约资源，以双字节数据为例，整个模块只需800个逻辑单元，而且速度很快，可以在普通现场可编程门阵列(FPGA)上轻松的达到100M的时钟频率。
这里需要指出的是本领域的普通技术人员可以在本发明的基础上，作出各种适当的变形或者替换，但所有这些变形或者替换，都应当属于本发明的保护范围。
权利要求
1.一种实现同步数字体系链路接入处理协议的方法，其特征是包括以下步骤，a)对读入的数据流缓存进先入先出器件(FIFO)(10)，同时在检测到媒体访问控制(MAC)的帧头后停止读取数据以加上同步数字体系链路接入处理协议(LAPS)帧头；b)对同步数字体系链路接入处理协议(LAPS)帧加入帧校验字段(FCS)后进行循环冗余校验(CRC32)，并在检测到媒体访问控制(MAC)时下插循环冗余校验(CRC32)的计算结果、对数据加标识和添加同步数字体系链路接入处理协议(LAPS)帧尾；c)利用n个先入先出器件(FIFO)(12)，以缓存前端输出的多字节数据的不同段的字节，读控制模块控制读取所述的n个先入先出器件(FIFO)(12)中的一个并向下传输，再由透明处理和帧间隙处理模块对数据进行透明处理和帧间隙填充字节；d)将前端数据缓存进先入先出器件(FIFO)(14)中并输出；e)根据0X7e对输出数据进行同步数字体系链路接入处理协议(LAPS)定帧；f)根据当前数据的前一拍的标识位进行0X7d5d＞＞0X7d和0X7d5e＞＞0X7e以解透明，并对同步数字体系链路接入处理协议(LAPS)全帧进行循环冗余校验(CRC32)和解封装处理，最后将数据向媒体访问控制(MAC)模块输出。
2.根据权利要求1所述的方法，其特征是所述的先入先出器件(FIFO)(10)在数据快满时给出几乎满信号，停止读取数据。
3.根据权利要求1所述的方法，其特征是步骤b)还包括，当检测到错误标识时，所述的帧校验字段(FCS)将填充一错误数据。
4.根据权利要求1所述的方法，其特征是步骤b)中所述的对数据加标识是高低字节分开处理，单独标识。
5.根据权利要求1所述的方法，其特征是所述的n个先入先出器件(FIFO)(12)分别用于缓存数据的8～0字位、17～9字位、…、nX9-1～nX9-9字位，并且在快满时给出几乎满信号以使前端停止读取数据。
6.根据权利要求1所述的方法，其特征是所述的读控制模块是一先入先出器件(FIFO)，其深度为8Xn。
7.根据权利要求1所述的方法，其特征是步骤c)中所述的对数据透明处理包括以下步骤，遍历同步数字体系链路接入处理(LAPS)全帧，对0X7d、0X7e作转换0X7d＞＞07d5d和0X7e＞＞0X7d5e。
8.根据权利要求1所述的方法，其特征是步骤c)中所述的帧间隙填充字节是在所述的先入先出器件(FIFO)(14)为空且模块管道中没有数据时，由所述的透明处理和帧间隙处理模块向下插0X7e。
9.根据权利要求1所述的方法，其特征是步骤c)还包括以下步骤，在数据缓存进所述的先入先出器件(FIFO)(14)前对数据进行X43+1扰码，其实现是利用连接在所述的先入先出器件(FIFO)(14)前的扰码模块进行。
10.根据权利要求1所述的方法，其特征是步骤f)还包括，所述的解封装处理是去除同步数字体系链路接入处理协议(LAPS)的帧头和帧尾，并产生媒体访问控制(MAC)的帧头和帧尾。
11.根据权利要求1所述的方法，其特征是步骤f)中解透明还包括以下步骤，将帧中速率适配字节0X7ddd去掉。
12.根据权利要求9所述的方法，其特征是还包括以下步骤，对同步数字体系链路接入处理协议(LAPS)帧进行解透明处理前进行解扰码处理。
全文摘要
本发明公开了一种实现同步数字体系链路接入处理(LAPS)协议的方法。通过采用若干先入先出器件缓存多字节数据的不同字节，同时用另一先入先出器件间隔帧头和帧尾的处理，并且利用先入先出器件的空满状态控制输入接口的数据流量。由于高低不同的字节分开处理，单独标识，使得透明处理非常方便，应用本发明的方法不仅节约资源而且速度很快，可以轻松的达到100M的时钟频率，对于24位、32位以至更宽的内部总线都能适用，具有很强的扩展性，能够方便的满足不同的同步数字体系(SDH)的速率。
文档编号H04L29/02GK1472934SQ02134459
公开日2004年2月4日 申请日期2002年7月29日 优先权日2002年7月29日
发明者黄科, 黄 科 申请人:华为技术有限公司