专利名称：从同步传送信号/同步传送模块净荷的数据部分将ds-3信号和/或e3信号去同步的方法和设备的制作方法
技术领域：
本发明涉及电信领域。更具体地说，本发明涉及从同步传送信号/同步传送模块(STS/STM)净荷的数据部分将DS-3信号和/或E3信号去同步的方法和设备。
背景技术：
自20世纪60年代初以来，全世界发展了三种不同的数字复用和信令体系。在欧洲、日本和北美开发出这些体系。幸运的是，它们都基于相同的每秒8000个样值的脉冲编码调制(PCM)信令速率，从而产生125微秒的抽样间隔(1秒/8000个样值＝0.000125)。日本和北美的复用体系基于1.544兆比特/秒±20ppm的DS-1速率，但日本使用的更高数据速率不对应于北美使用的更高速率。欧洲的多路复用基于2.048兆比特/秒的E1速率，可携带30条话路，而DS-1速率仅可携带24条。美国和欧洲的下一个最常用的更高速率分别是DS-3和E3，其速率分别是44.736兆比特/秒±20ppm与34.368兆比特/秒±20ppm。
同步光纤网(SONET)，在欧洲称为同步数字体系(SDH)，是一种为同时适用于DS-1和E-1业务及其倍数(DS-3和E3)而设计的通用传送方案。在20世纪80年代早期在北美开发的SONET的基本(STS-1)速率为51.84兆比特/秒。在欧洲，基本(STM-1)速率是155.520兆比特/秒，与北美的STS-3速率相等(3*51.84＝155.520)。缩写STS代表同步传送信号，缩写STM代表同步传送模块。STS-n信号在用光学而非电子方式传输时又称为光载波(OC-n)信号。
先有技术的
图1和图2说明基本STS-1信号，它的帧长为125微秒(每秒8000帧)，组织成810个八位字节(9行×90个字节宽的列)的帧。可以理解，8000帧×每帧810个八位字节×每字节8个比特＝51.84兆比特/秒。每一行的前三列由传送开销(TOH)组成。在这27个八位字节中，9个分配给段开销而剩下的18个分配给线路开销。帧的其余部分(9行×87列＝783个八位字节)称为信包或同步净荷包(SPE)，而在欧洲称为虚容器。此信包的第一列为STS路径开销(POH)预留，称为信包的传送部分。剩下的86列称为信包的用户部分。图3说明路径开销、线路开销和段开销之间的区别。路径表示完全穿越SONET网络。线路表示从一个复用器到另一个复用器的穿越。段表示从一个网元到另一个网元的穿越。
为了使SPE中能有效地容纳数据，SPE的87个字节被分成三块，每块包括29列。POH占据第一列，而“固定填料”(不传达任何信息的字节)插入第30列和第59列。数据装在剩下的3*28＝84列＝756个字节中。一个STS-n信号是帧对齐、字节交错的n个STS-1信号。目前，最高级别的STS信号是STS-192，其线路速率为9953.28兆比特/秒。
这些不同的同步光纤网信号包含净荷指针(先有技术的图2)，指针提供一种与信包或容器的实际内容无关、在信包或容器容量内实现SPE(虚容器)灵活和动态对齐的方法。动态对齐意味着，允许STS或STM对应的SPE或虚容器在STS/虚容器信包容量/容器中浮动。例如，如先有技术图4所示，STS-1 SPE可以在STS-1信包容量中的任何位置开始。如先有技术图4所示，它一般从一个STS-1帧开始，在下一个帧结束。STS净荷指针包含在线路开销的H1字节和H2字节(前两个字节)中(先有技术图2)。这两个字节指明STS SPE开始处的净荷字节(J1字节)的位置。
SPE首次生成时与始发节点处的线路开销对齐(即指针值为0)。然而，在帧通过网络传送时，它到达中间节点(例如，复用器或交叉连接)，相对于中间节点的输出传送成帧具有任意相位。如果SPE必须与输出信号实现帧对齐，则需要对帧进行缓冲和延迟。因此，避免帧对齐使得入局链路上的SPE可立即转发到出局链路而无人工延迟。通过将H1、H2指针设为适当的值(0-782)，指定输出净荷包中SPE的位置。指针的值在网络的每个中间节点中重置。
此外，如果传送开销的帧频和STS SPE的帧频之间存在频偏，则指针值将根据需要增加或减小，并带有对应的正或负填充字节。如果STS SPE的帧频对于传送开销而言太慢，则信包的对齐必须定期在时间上倒退，并且指针必须加一。此操作表现为对指针字的选定奇数位(I位)求反以实现在接收方的五位多数表决。在包含求反的I位的帧中，H3字节之后紧跟着正的填充字节。后面的指针将包含新的偏移值。连续的指针操作必须由指针值在其中保持不变的至少3帧隔开。这意味着维护SPE数据对时钟精度的要求不高，即±320ppm。作为比较，如果SONET节点失去其基准，则指定其维持±20ppm的最小定时精度。
如果STS SPE的帧频对于传送开销的帧频而言太快，则信包的对准必须定期在时间上提前，而且指针必须减一。该操作表现为对指针字的选定偶数位(D位)求反以实现在接收方的五位多数表决。在包含求反后的D位的帧中，H3字节中会出现负填充字节。后面的指针将包含新的偏移值。
SONET和SDH标准都定义了将DS-3或E3信号映射到SONET/SDH净荷中的机制。对于DS-3，定义正的位填充，其中9行中的每一行包括622个比特位置，包括一个可能是数据或填充比特的比特。如果这些行中三分之一包含621个信息比特和1个填充比特，这些行中三分之二包含622个信息比特且不包含填充比特，则实现44.736MHz的频率。对于E3，使用一种正-零-负映射机制，每三行有两个可能的填充比特。两个477比特的行和一个478比特的行传送34.386MHz信号。添加一个额外数据比特或一个额外填充比特使传送频率具有灵活性。
因此，可以理解，携带DS-3或E3信号的SONET/SDH信号将包含开销字节、填充字节及其它控制信息。从SONET/SDH信号中提取DS-3或E3信号后，必须去除这些附加的字节，从而在提取的信号的51.84MHz时钟中产生间隔。这种“有间隔”的DS-3或E3必须重组成较慢(分别为44.736MHz或34.368MHz)的无间隔信号。此过程一般称为“去同步”。
除其它设备外，将从SONET/SDH信号中提取的DS-3和/或E3信号去同步的一种现有技术设备是TranswitchL3MTM(三级映射器)设备。该L3MTM设备包括一个具有两部分的去同步器指针泄漏电路和锁相环电路。指针泄漏电路吸收任一方向上多达8个连续指针移动(SPE或TUG-3指针移动的任何组合)的直接影响并随着时间将其滤除。单指针调节是一种8单位间隔(UI)相位跳跃。指针泄漏电路将相位跳跃转化为8个相隔很长时间的1-UI相位跳跃，允许锁相环电路跟踪。在常规操作中，对于每个输入比特，输出是一个数据比特和一个时钟周期。当出现负填充时，则从信号中抽出并吸收8个额外比特。在此操作后，除每隔n个帧从FIFO中抽出一个额外比特外，继续进行一个比特输入对应一个比特输出的常规操作。这样，指针跳跃在8n个帧中被泄漏出来，其中n的值可编程。去同步器的锁相环电路通过外部滤波器从外部连接到线路频率压控晶体振荡器(VCXO)。设计这种方案是为了满足由信号映射和指针移动造成的异步线路输出信号上的抖动限制。
现有技术的去同步器有几个缺点。例如，它需要外部VCXO，而且指针泄漏率必须由外部处理器计算。
发明概述因此，本发明的一个目的是提供用于从SONET/SDH信号的数据部分将DS-3/E3信号去同步的方法和设备。
本发明的另一个目的是提供无需外部振荡器的去同步方法和设备。
本发明的另一个目的是提供无需外部逻辑来计算指针泄漏率的去同步方法和设备。
本发明的又一个目的是提供满足例如有关抖动和漂移的所有网络要求的完全内部的去同步器。
本发明的另一个目的是提供一种使用较少芯片和电路板空间而且成本效率更高的去同步器电路。
这些目的将在下面详细描述，根据这些目的，本发明的去同步器包括三部分泄漏和分隔功能部分、基于数控振荡器(DCO)的闭环部分以及模拟输出部分。前两个部分包括以特定方式共享的第一个FIFO。FIFO包括一个RAM和两个计数器。写计数器提供输入比特的写地址，并且对输入FIFO的每个比特进行变址。读计数器提供要读出的比特的地址并依据DOC时钟进行变址。中间计数(或位置)计算与收到的SONET/SDH帧相位同步地进行变址(基于行或其它方式)，并定义FIFO的两个部分，即FIFO的泄漏分隔部分和FIFO的基于DCO的闭环部分之间的界限(位置)。两个FIFO部分的长度测量和中间计数的计算与收到的SONET/SDH帧相位(最好是基于行)同步地进行。两个测量和计算的同步性的组合以及以下所述的增量大小明显降低了SONET/SDH开销的相位噪声影响。
前两个部分为第三部分提供了具有已知特性的高频相位调制的DS-3/E3信号。实际上前两个部分消除了包括SONET/SDH系统间隙在内的所有低频分量。第三部分是一个包括PLL的平滑级，PLL具有带读和写计数器的第二个FIFO、相位频率检测器以及由第二个FIFO的长度测量控制的内部模拟VCO。第二级实际上消除了剩下的高频间隙抖动(大约为3.42MHz)。
根据当前最佳实施例，固定频率51.84MHz是由19.44MHz的STS-3或STM-1时钟乘以8再除以3而得到的。第一个FIFO最好是768位RAM，而两个计数器(读和写)每个的长度最好为10位。数据从SONET/SDH去映射器输入第一个FIFO，该去映射器去掉所有SONET/SDH开销以及净荷中不表示DS-3/E3数据的任何比特。这样，数据在有间隔的51.84MHz时钟的基础上输入FIFO，间隔表示在没有数据输入FIFO期间丢失的时钟脉冲。这种有间隔的入口时钟用于对写计数器进行变址以及指针泄漏控制和分隔功能。另一方面，读计数器是依据DCO有间隔时钟(该间隙本质上为高频)进行变址。DCO有间隔时钟通过使用中间计数计算和读计数器的闭环分隔电路，从51.84MHz输入有间隔时钟导出的。中间计数最好与SONET/SDH行时间同步计算。更具体地说，中间计数对于DS-3信号以一种方式增加，而对于E3信号以另一种方式增加。对于DS-3信号，在三行SONET帧包含一行621数据比特、两行622数据比特时，产生44.736MHz的精确频率。此比特率是按照还考虑到指针泄漏和填充的计划，通过增加中间计数实现的。对于E3信号，在三行SONET帧包含一行478数据比特、两行477数据比特时，产生34.368MHz的精确频率。此比特率是按照还考虑到指针泄漏和填充的计划，通过增加中间计数实现的。
DCO从51.84MHz时钟和环路控制信号产生DOC有间隔时钟。在E3信号的情况下，对于51.84MHz时钟的每16个脉冲，DCO标称上产生10或11个输出脉冲；在DS-3信号的情况下，对于51.84MHz时钟的每16个脉冲，DCO产生13或14个输出脉冲，从而产生将跟踪源E3或D-3频率的出口有间隔时钟。根据中间计数与读计数器计数之间的差值(MOD-256)调节精确的脉冲比率。更具体地说，读计数和中间计数之间的差值被定期读取并对每8个测量结果取平均值。平均值表示为十位数字并添加到23位偏移上以产生环路控制信号。该23位环路控制字将提供给23位累加器和23位锁存器。累加器输出一个23位的和与一个进位。锁存器储存该和，而进位储存在触发器中。DCO计数器每次循环通过51.84MHz时钟的16个脉冲之后，累加器用锁存器内容执行新控制字的23位加法运算。进位的频率取决于控制字的值。当进位有效时，脉冲检测控制每16个DCO时钟脉冲传递更少数量的脉冲，即对于DS-3来说是13个，对于E3来说是10个。这将51.84MHz时钟转化为有间隔DCO时钟，该时钟用于从第一级FIFO读取数据。
写计数器计数与中间计数也用于启用指针比特泄漏。泄漏分隔是基于观察到的指针随时间变化的移动以及FIFO的第一部分的长度，该长度由写计数器与中间计数之间的差值来给定。如果FIFO的第一部分的长度超出了标称长度值，则会更频繁地启用指针泄漏(长度小于偏移，则为负，长度大于偏移，则为正)。
本发明的去同步器的第三级包括第二FIFO、相关的写和读计数器以及模拟部分，其中第二FIFO将根据DCO有间隔出口时钟从第一个FIFO的第二部分接收数据。模拟部分包括相位频率检测器(PFD)、低通滤波器和模拟VCO。第二FIFO的读计数器和写计数器(最好是64位RAM)的MSB是PFD的输入。PFD的向上和向下输出由低通滤波器求和，并且该和用于控制内部模拟VCO，而VCO用于为第二FIFO的数据输出提供定时，因而也为去同步器的输出提供定时。
本领域的技术人员在参照结合附图的详细说明后，将明白本发明的其它目的与优势。
附图简述图1是根据Bellcore TA-TSY-00253先有技术文档的SONET信号帧的布局的示意图；图2是根据Bellcore TA-TSY-00253先有技术文档的SONET信号帧中开销字节位置的示意图；图3是说明SONET信号的路径、线路和段终端的先有技术示意图；图4是两个SONET信号帧中SONET净荷的典型位置的先有技术示意图；图5是根据本发明的设备的简化框图；图6是根据本发明用于分隔DS-3信号的控制模式的简化示意流程图；图7是根据本发明用于分隔E3信号的控制模式的简化示意流程图；以及图8是本发明的指针泄漏控制功能的简化框图。
最佳实施例的详细说明现在参照图5，本发明的去同步器10包括三部分执行预过滤以充分消除SONET间隔和指针移动的泄漏和分隔功能部分12、用于充分消除低频抖动的基于数控振荡器(DCO)的闭环滤波器部分14和使用模拟电路来充分消除高频非自然信号的最终滤波器部分16。
泄漏和分隔功能部分12包括最好是从768位双端口RAM 18的一部分形成的FIFO(如下所述与第二部分14共享)、写计数器20、写计数器长度测量结果寄存器22、指针泄漏控制和分隔功能24以及最好是通过计算电路、逻辑或软件实现的中间计数长度寄存器或计算装置26。RAM 18中形成第一级FIFO的部分定义为带有介于写计数与中间计数之间(模768)地址的部分。第一级FIFO的最大长度为512位，其定义中心点为256位。
第一部分12从DS-3/E3去映射器(未显示)接收数据比特、指针移动指示、填充指示和SONET/SDH帧相位。这些信号包括对正负指针移动和DS-3/E3位填充事件的明确指示以及接收信号帧定时。指针泄漏控制和分隔功能24使用这些明确指示来对中间计数长度测量结果26进行变址，这将在下面详细讨论。
第一部分12还接收有间隔的51.84MHz时钟。更具体地说，第一部分的FIFO 18仅接收由有间隔的51.84MHz时钟记录到FIFO中的去映射数据。最好是10位写计数器20依据每个输入到FIFO 18中的比特进行变址(即增加)。
基于DCO的闭环滤波器部分14包括同一个768位双端口RAM18的一部分、10位读计数器28、读计数器长度测量结果寄存器30、用于计算中间计数测量结果与读计数器测量结果之间差值的差值加法器、平均电路34、偏移加法器36和DCO 38，这将在下面更详细讨论。DCO 38包括20位累加器40、23位锁存器42和脉冲删除控制器44。形成去同步器第二部分14的FIFO的768位双端口RAM 18的部分是具有介于中间计数与读计数之间(模768)地址的部分。基于DCO的闭环滤波器部分14的作用是消除源于第一部分的已恢复信号的低频相位变化。
如上所述，768位RAM 18中介于去同步器的第一级和第二级之间的边界由中间计数IC的值来定义。根据本发明，IC以这样的方式增长，以便跟踪输入数据，而且消除SONET系统分隔的大部分影响，从而减轻去同步器的第二闭环部分的任务。IC值增长与收到的SONET/SDH帧相位(如以下讨论，基于行或其它方式)同步地进行，所根据的算法的要素包括知道正在恢复的信号是DS-3还是E3信号、输入指针移动、收到的填充比特以及第一级FIFO的长度(即写计数减去中间计数模768)。IC进行变址之后，数据从去同步器的第一级(指针泄漏部分)“转移”到第二级(闭环DCO部分)。换言之，IC进行变址之后，对变址的数据的控制从第一级转移到第二级。
在SONET STS-1信号的每一行中，每125微秒有720比特(90字节)。每一行内有映射DS-3或E3信号的指定机制。每一行内还有三个连续的STS-1开销字节和一个SPE/VC-4开销字节。这些字节时间内无数据出现，因此产生间隔抖动。为了消除间隔效果并与已传送的载频尽量匹配，本发明提供一种根据收到的填充和指针移动信息以及SONET/SDH结构对IC进行变址的内部机制。通过在更高速率下采用更小的增量(例如，基于行或部分行)、使IC变址与SONET帧频同步，显著降低SONET间隔的大的低频影响。根据一个实施例，本发明采用每行正好重复9次的80比特(10字节)的内部时间增量T80，执行数据分隔功能。T80时基是指针泄漏和分隔功能24从本地时钟时基产生的。从19.44MHz本地时钟开始，每第三个总线时钟定义T80。使用T80时基，分隔功能逻辑按指定数量对中间计数22进行变址。对于E3信号，该数量可以为52、53、54、55或56；对于DS-3信号，该数量可以为68、69、70或71。视指针移动(即正或负的指针调整)和是否存在填充比特而定，每隔T80，IC的值会增加这些数量中选定的一个数量。如下所示，这种增加将在FIFO瞬间长度中产生明显跳跃，但对长度测量结果没有影响。
根据另一个实施例，每经过接收的SONET/SDH行时间(标称为125/9微秒)，中间计数进行一次变址。在本实施例中，对于E3信号，每经过一个行时间IC会增加475、476、477、478或479；对于DS-3信号，则增加621、622、623或624。
如果每三行中621比特的行传送两次，622比特的行传送一次，则精确地产生DS-3频率(44.736MHz)。DS-3填充算法是正填充算法。也就是说，该信号被过抽样并且有一个用于匹配频率的填充比特位置。标称DS-3分隔模式是每720比特中有621比特(如果使用时间增量计数器T80，这也等同于T80的每80比特中有69比特)。
现在参照图6，关于第一实施例，如图6中的70所示，对于T80的前8个周期，用于增加IC以便尽量匹配DS-3频率的逻辑将IC增加69。如72所示，对于第9个及此后的每第9个周期来说，IC的增加取决于填充比特指示和指针移动指示；前者根据图5中电路24接收的位填充信号来跟踪，而后者由参考图8在下面更详述描述的逻辑产生。如果在74检测到填充比特指示，且在76指示正指针泄漏，则IC将在78增加68。如果在74检测到填充比特指示，且在76未指示指针泄漏，则IC将在80增加69。如果在74检测到填充比特指示，且在76指示负指针泄漏，则IC将在82增加70。如果在74未检测到填充比特指示，且在84处指示正指针泄漏，则IC将在86处增加69。如果在74处未检测到填充比特指示，且84处未指示指针泄漏，则IC将在88处增加70。如果在74处未检测到填充比特指示，且84处指示负指针泄漏，则IC将在90处增加71。
在本发明的第二实施例中，IC每行增加一次。根据第二实施例，如果最后一个输入行上填充指示有效并且指示正比特泄露，则IC将增加620。如果填充指示有效并且未指示比特泄露或填充指示无效并且指示正比特泄露，则IC将增加621。如果填充指示无效并且未指示比特泄露或填充指示有效但指示负比特泄露，则IC将增加622。最后，如果填充指示无效并且指示负比特泄露，则IC将增加623。
如果每三行中477比特的行传送两次，而478比特传送一次，则精确地产生E3频率(34.368MHz)。通过改变477和478的量，匹配精确的E3频率。E3填充算法使用正/零/负填充方案。也就是说，在一种模式下信号标称上包含确切足够的比特来匹配标称频率。E3映射在两行中具有480个信息比特，在模式的第三行中具有472±1个信息比特。有S1和S2两个填充机会。名义上，一个包含数据，一个是填充，以便以精确的34.368MHz传送每三行的1432比特。这样，通过增减填充比特来匹配精确的频率。因此，行可包含0填充比特(S1＝数据，S2＝数据)、1个填充比特(S1＝填充，S2＝数据，或S1＝数据，S2＝填充)或2个填充比特(S1＝填充，S2＝填充)。
标称E3分隔模式是时间增量计数器T80的每80个比特就有53比特。现在参照图7，根据第一实施例，如图7中100处所示，对于两个连续行的前9个周期来说，用于增加IC以尽量匹配E3频率的逻辑将IC的地址改变53。如102处所示，从每第三行的第9个T80开始，对中间计数器22的变址取决于填充比特指示与指针移动指示。
如果在104处确定有一个填充比特，并且在106处确定有正指针泄漏，则IC将在108处增加53。如果在104处确定有一个填充比特，并且在106处确定无指针泄漏，则IC将在110处增加54。如果在104处确定有一个填充比特，并且在106处确定有负指针泄漏，则IC将在112处增加55。
如果在104处确定无填充比特，并且在114处确定有正指针泄漏，则IC将在116处增加54。如果在104处确定无填充比特，并且在114处确定无指针泄漏，则IC将在118处增加55。如果在104处确定无填充比特，并且在114处确定有负指针泄漏，则IC将在120处增加56。
如果在104处确定有两个填充比特，并且在122处确定有正指针泄漏，则IC将在124处增加52。如果在104处确定有两个填充比特，并且在122处确定无指针泄漏，则IC将在126处增加53。如果在104处确定有两个填充比特，并且在122处确定有负指针泄漏，则IC将在128处增加54。
在利用每个行时间对IC进行一次变址的第二实施例中，对于每个三行组的前两行，IC将增加477。对于第三行，如果收到的填充指示比特S1和S2为0，0，并且指示正比特泄露，则IC将增加475；如果S1，S2＝0，1或1，0并且指示正比特泄露，或者S1，S2＝0，0并且未指示比特泄露，则IC将增加476；如果S1，S2＝0，1或1，0并且未指示比特泄露，或者S1，S2＝0，0并且指示负比特泄露，或者S1，S2＝1，1并且指示正比特泄露，则IC将增加477；如果S1，S2＝1，0或0，1并且指示负比特泄露，或者S1，S2＝1，1并且未指示比特泄露，则IC将增加478；如果S1，S2＝1，1并且指示负比特泄露，则IC将增加479。
正如下面详细描述的，通过将固有SONET/SDH间隔抖动转化为更容易由第二闭环去同步器部分消除的更小的高频增量，以上所述的分隔功能显著降低该抖动的影响。具体来说，消除了由STS-1帧中POH列的任意和变化位置所产生的FIFO长度不确定性。
现在参照图8，用简化框图说明指针泄漏控制功能的更具体情况。如图8所示，指针泄漏控制和分隔功能24一般包括4个部分时基部分242、SUM和NPTR生成部分244、FIFO长度计算部分246和指针比特泄露启用部分248。时基242从SONET帧时钟接收输入和一个预置值(110001110000101101)并向SUM和NPTR生成部分244输出进位信号，一般每11.1秒输出一次。
对何时泄漏出累加的指针移动比特的计算是所观测的收到指针移动发生和FIFO第一部分长度的函数。作为计算的第一部分，测量指针随时间移动的数量。这使用了两个计数器计数器250，用于通过计算计数器TBASE242输出的11.1秒脉冲的数量来记录时间(图8中的SUM)；以及计数器252，用于计算正指针数量减去负指针数量(图8中的NPTR)。通过将时间除以一个数，获得指针泄漏分隔的大致量度。计数器(图8中的250，252)如果允许运行不受检查，则明显会溢出。同时，环路在工作时不应重置计数器。折衷的方法是如果任一计数器达到其最大计数，则将两个计数器的值减半(除以2)。这种累加计数和定期减半的机制大致上形成了对所需指针比特泄露分隔的“泄漏积分器”估算。
具体来说，SUM和NPTR生成部分244包括8位时间计数器250、12位指针移动升/降计数器252、第一比较器254、第二比较器256和“或”门258。8位计数器250接收上述进位输出作为其输入并向FIFO长度计算部分246提供SUM输出。12位升/降计数器252接收正负指针调整作为其增量和减量输入，并向FIFO长度计算部分246提供计数量(NPTR)输出。第一比较器254耦合到SUM输出，并将该输出与值256比较。第二比较器256耦合到NPTR输出，并将该输出与值4096比较。这两个比较器的输出耦合到“或”门258，而“或”门的输出耦合到相应计数器250、252的除以2输入端。除法器266的输出的意义在于，输出的值越大，指针比特泄露启用部分248的指针比特泄露启用之间的时间越短。
通过采用在FIFO长度的基础上对指针泄漏分隔时间进行调整的校正项，指针泄漏机制的总体操作得以改进。具体来说，第一部分FIFO的最佳长度是512位，其中心点为256位。如果没有指针移动，该环路将这样工作，使得FIFO中的比特数目大约为256。在典型操作中，输入指针移动或者大部分为正，或者大部分为负。对于正调整，第一级FIFO中包含的比特数目通常会趋于更低(即，低于256比特)；对于负调整，该数目通常趋于更高。所需的环路操作是这样的对于连续的正调整，FIFO平均大约为128比特“填充”(即，中心点和全空的中点)；对于连续的负调整，FIFO平均为384比特“填充”(即，中心点和全满的中点)。
如下所述，FIFO长度与这些中点(“128”和“384”)之间的偏差用来确定修改指针泄漏分隔时间的校正项。首先，通过从加法器259中的WC减去IC来确定FIFO的值。然后，由绝对值偏移加法器260取加法器259的输出与FIFO中心点值(“256”)之差的绝对值。加法器260的输出是一个介于0和255之间的值。如果FIFO填充为“128”或“384”，则加法器260输出的值就是128(1.0000000)。加法器260输出的值被换算为从0.0000001到1.1111111的定点二进制数。在+2加法器262处，从二进制值10.00000(十进制的2.0)减去加法器260的输出而产生一项，在FIFO填充是“128”或“384”时该项为1；在FIFO为“短”(即，小于“384”比特或大于“128”比特)时该项大于1；在FIFO为“长”(即，大于“384”比特或小于“128”比特)时该项小于1。因此，这种可以看作长度调整项的加法器262的输出是介于大约0.01和2之间的小数值，并由乘法器264周作控制变量(校正项)来调整SUM值。调整后的值SUM在266中用作除数，即，除以NPTR值的控制变量。这样，给定NPTR的某个值，如果FIFO填充较“长”，加法器262处校正项的值就较小，并将导致264处的乘积较小。因此，当NPTR除以乘法器264的乘积时，则会得到一个较大的值，该值表示FIFO和最佳中点之间偏差较大，从而导致较短的指针比特泄露时间来补偿“长”的FIFO长度。同样，如果FIFO填充较“短”，则加法器262产生的校正项的值将大于1。因此，SUM和加法器262的值的乘积较大，并且当NPTR除以该乘积时，则会得到较小的值，该值表示FIFO与最佳中心点偏差较小，从而导致较长的指针比特泄露时间来补偿“短”的FIFO长度。同样可以理解，被除数NPTR所表示的大的指针移动累加值也将导致除法器266产生的结果值增加。
除法器266产生的值将提供给指针比特泄露启用部分248，该部分包括加法器268、18位锁存器270和比较器272。加法器268接收来自除法器266的输入和锁存器270的∑输出。加法器268的输出是锁存器270的输入，该锁存器270还从SONET行时钟接收时钟输入。锁存器270提供的输出将通过比较器272与预置系统增益常数(111110101101010000)比较。只要锁存器的输出超出预置值，比较器272就为IC产生指针泄漏启用信号并将锁存器清零。如果WC-IC加法器259的输出值大于256，则命令负指针比特泄露，以便增加计数IC的值(例如，图6的82或90，或图7的112、120或128)。如果WC-IC加法器259的输出值小于256，则命令正指针比特泄露，以便降低计数IC的值(例如，图6的78或86，或图7的108、116或124)。
从上述内容中，本领域的技术人员会明白，指针泄漏控制和分隔功能24(图5)的作用是接受带有大间隔的去映射数据，间隔来源于SONET/SDH开销字节和SONET/SDH指针移动以及从DS-3或E3到SONET/SDH填充事件的位级间隔；然后将该数据以这种方式传递到第二部分14(图5)，使得开销字节间隔的影响大大削弱，而且指针移动的影响被表示为在时间上几乎均匀分隔的单位事件。换言之，指针泄漏控制和分隔功能具有两个效果。它削弱源于收到的指针移动的相位漂移(频率小于10Hz的相位变化)以便符合网络规范。它还大大削弱由SONET/SDH开销字节产生的抖动，从而减少了第二级14基于DCO的滤波器的工作。
参照图5，如前面所述，去同步器的第二级的组件包括读计数器28、读计数长度测量电路30、加法器32、平均装置34、加法器36、DCO 38以及双端口RAM 18中地址大于读计数(RC)测量值并小于IC模768的部分。通过增加IC将比特从第一级传送到第二级。通过DCO时钟38将比特从第二级传送到第三级；即，DCO时钟38的每个脉冲传送一比特。与收到的SONET/SDH行同步地测量IC和RC的值，有效消除结构抖动。每一行时间，加法器32提供表示第二级FIFO(IC-RC模768)长度的8位计数。8个连续值由平均器34相加和换算，以便提供10位计数。第二级FIFO最大长度定义为256位。需要操作环路以使第二级FIFO半满。加法器336加上对应于DCO中心频率的一半减去平均器34输出范围的差的值(偏移)，以便提供交给DCO 38以控制其频率的环路控制项。
DCO 38由23位加法器40、23位锁存器42和脉冲删除电路44组成。脉冲删除电路44接收从接收到的SONET/SDH信号导出的51.84MHz时钟并产生一种脉冲模式。对于E3信号，它在51.84MHz的每16个周期上产生10或11个脉冲；对于DS-3信号，它将在51.84MHz时钟的每16个周期上产生13或14个脉冲。在加法器40的“进位”输出的基础上，51.84MHz时钟的每16个周期进行一次选择，对E3选择10或11，对DS-3选择13或14。每经过51.84MHz时钟的16个周期，加法器40的值会加上加法器36输出的环路控制项，而加法器40的新值会存储在锁存器42中。对脉冲删除控制器的10/11或13/14计数选择是由加法器40的“进位”输出决定的。
10个脉冲与11个脉冲的数量比(或13个脉冲与14个脉冲的数量比)由环路控制项控制，该项由第二级FIFO的长度决定；形成简单的一阶控制环路。此环路的带宽小，对SONET/SDH系统抖动产生所需的削弱效果。
第二级的信号输出具有残余的高频抖动，原因在于从51.84MHz时钟的16个计数中删除多个脉冲的机制。这种高频抖动(3.42MHz)通过去同步器的第三级来消除。
去同步器10的第三级16包括由64位双端口RAM 48实现的FIFO、读计数器50、写计数器52和模拟部分。模拟部分包括相位频率检测器54、低通滤波器(外部电容)56和模拟压控振荡器(VCO)58。根据当前最佳实施例，相位频率检测器(PFD)54为常规设计。
第三级(图5中的16)的输入是根据DCO有间隔信号定时的DS-3/E3数据。根据此时钟将此数据写入64位FIFO(图5中的48)。FIFO48通过压控振荡器58的输出以DS-3/E3频率读出。读写时钟也都驱动计数器50、52。通过观察读计数器50和写计数器52的最高有效位(MSB)，可以得出系统相位误差项。通过输入两个MSB作为到标准相位频率检测器(PFD)54的两个输入，产生该误差项。PFD 54产生两个输出“向上”和“向下”，每个输出的时宽取决于相位频率误差。模拟滤波器56产生控制电压，该电压与“向上”脉冲宽度减去“向下”脉冲宽度的整数成正比。此控制电压在适当换算后用于控制VCO频率。该环路用于控制VCO频率，以便与恢复的DS-3或E3频率相匹配。
尽管此模拟环路(第三级)输入具有3.42MHz的残余抖动，但环路的闭环带宽足够小(大约为10kHz)，以致于大大降低了输出上在此频率的抖动幅度。对第三级的输入中的抖动大致为1 UI(DS-3或E3频率)，而第三级输出处的抖动小于0.01 UI。
从上述内容中，本领域的技术人员将明白去同步器的指针泄漏部分以类似于其它去同步器的方式工作，在其它去同步器中，它存储收到的指针并以较慢、受控的速率将其泄漏出去。然而，在本发明的去同步器中，此功能组合了从效果上讲为预滤波器的数据分隔功能。分隔功能消除了由四列开销字节的存在所导致的SONET/SDH系统抖动，并将其替换为更高频、更规则的间隔模式。通过SONET/SDH间隔，以72kHz的行速率产生32比特的间隔(24比特用于TOH，8比特用于POH)。通过分隔功能，产生明显的间隔，但是去同步器的闭环部分却由于这些间隔产生的同步方式以及测量FIFO长度的方式而从未看到这些间隔。
还应明白，通过消除由SONET指针移动模式引起的“平坦点”，在指针泄漏分隔计算中包括指针长度测量的长度会提高性能。在90个计算的指针移动次数中如果有三次是未收到的指针移动的“平坦点”(87/3模式)，则可能导致违反系统漂移规范。然而，通过随着FIFO缩短(或接近其中心点)而适当增加指针比特分隔次数，可以消除这种影响，因为过度的比特不足从不会变为0。
还应认识到，上述设备应该包括用于测试读计数器(RC)、写计数器(WC)和中间计数器(IC)的非法相对值的装置(未显示)。如有需要，上述设备可以包括在WC-IC值与偏移值相等时禁止指针比特泄露启用的装置。
应当理解，STS-3信号将具有3个DS-3或E3信号的净荷，并且提供去映射器、如上述L3MTM装置等去同步器是有利的，因为这些装置将使单个STS-3信号中的三个DS-3或E3信号去映射和去同步。因此，本发明的最佳实施例在单个芯片上提供了前面参照图5所述类型的三个去同步器。可以理解，单个51.84MHz时钟将可足以用于所有三个去同步器。
此处描述并阐明了从SONET/SDH信号的数据部分将DS-3或E3信号去同步的方法和设备。虽然描述了本发明的特定实施例，但本发明并不局限于此，本发明的范围应当是技术所允许的广义范围，且说明书应同样阅读。因此，虽然参考从STS-1信号将DS-3或E3信号去同步的情况描述了本发明，但应当明白本发明适用于任何第一成帧信号与第二成帧信号的去同步，其中，由于从第二成帧信号已消除开销而使第二成帧信号有间隔。另外，虽然本发明的最佳实施例描述为通过RAM存储器、计数器、寄存器、锁存器和逻辑单元来实现，但应明白，不同的硬件和/或软件可用于实现所述功能。因此，本发明可以完全在(分立或集成的)硬件部件中实现，或者在软件中实现。同样，虽然在两个实施例中将本发明描述为使用不同的特殊时间周期(例如T80或SONET/SDH行时间)来更新中间计数，但应明白，也可使用其它时间周期。同样，虽然本发明被描述为分三级执行，但应明白，也可使用额外的级，或者(虽然不是最佳)使用两级。此外，虽然本发明描述为使用某些偏移值、某些增益常数、某些控制值和某些大小的计数器和RAM等，但应明白，可使用其它值、常数和实现。因此，本领域的技术人员应当理解，在不脱离如权利要求所述的精神和范围的前提下，可对所提供的发明作出其它修改。
权利要求
1.一种用于从包括指针调整与位填充的SONET/SDH信号的去映射的数据部分中将DS-3/E3信号去同步的设备，所述设备包括a)具有输入和输出的第一FIFO，所述输入接收SONET/SDH信号的所述去映射的数据部分；b)写地址计数器，与所述第一FIFO相关联并且仅按所述SONET/SDH信号的所述数据部分的所述数据比特增加，所述写地址计数器指示所述FIFO中的写位置；c)读地址计数器，与所述第一FIFO相关联，所述读地址计数器指示所述FIFO中的读位置；d)中间地址计数寄存器，指示所述FIFO中介于所述读写位置之间的中间位置，所述中间地址计数寄存器部分地随所述指针调整和所述填充比特的变化而增加；以及e)第一时钟，用于从所述FIFO读出数据并且使所述读地址计数器增加，所述第一时钟具有实质上等于所述DS-3/E3信号的速率，并且所述第一时钟部分地根据所述读地址计数器的计数与所述中间地址计数寄存器的计数之间的差值导出。
2.如权利要求1所述的设备，其特征在于还包括与所述FIFO相关联的装置，用于根据具有51.84MHz±20ppm的频率的有间隔时钟将所述数据比特写入所述FIFO。
3.如权利要求2所述的设备，其特征在于还包括分隔滤波器，用于从具有标称51.84MHz频率的第二时钟生成标称44.736MHz±20ppm或标称34.368MHz±20ppm频率的所述第一时钟。
4.如权利要求3所述的设备，其特征在于还包括累加器，连接到锁存器并且具有进位输出，所述进位输出连接并控制所述分隔滤波器；平均装置，用于接收所述读地址计数器的所述计数与所述中间地址计数寄存器的所述计数之间的所述差值，并且生成每n个差值的平均值；求和装置，连接所述平均装置，用于将每n个差值的各个平均值与偏移数相加以创建控制数，所述求和装置连接到所述累加器，由此各个控制数与各自的前一控制数相加，从而以分隔频率产生进位，用于控制所述分隔滤波器。
5.如权利要求4所述的设备，其特征在于所述分隔频率是所述第一时钟信号的每16个脉冲对应10或11个脉冲。
6.如权利要求4所述的设备，其特征在于所述分隔频率是所述第二时钟信号的每16个脉冲对应13或14个脉冲。
7.如权利要求1所述的设备，其特征在于还包括用于部分地随所述指针调整和所述填充比特的变化而增加所述中间地址计数寄存器的装置。
8.如权利要求7所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于生成行时钟以及用于在所述部分行时钟的每个周期中使所述中间计数器变址的装置，行时钟的每个周期对应于所述SONET/SDH信号的720比特，所述变址的量从由620、621、622和623组成的组中或者从由475、476、477、478和479组成的组中选择。
9.如权利要求7所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于生成部分行时钟以及用于在所述部分行时钟的每个周期中使所述中间计数器变址的装置，部分行时钟的每个周期对应于所述SONET/SDH信号的80比特，所述变址的量从由68、69、70和71组成的组中或者从由52、53、54、55和56组成的组中选择。
10.如权利要求7所述的设备，其特征在于所述用于增加的装置包括用于生成控制变量的装置，所述控制变量是时间计数(SUM)和净指针调整值(NPTR)的函数。
11.如权利要求10所述的设备，其特征在于用于生成控制变量的所述装置包括用于取所述净指针调整值与所述时间计数的函数之比的装置。
12.如权利要求11所述的设备，其特征在于所述时间计数的所述函数是所述时间计数的倍数，所述倍数是所述写地址计数器(WC)的计数与所述中间地址计数寄存器(IC)的计数之间差值的函数。
13.如权利要求12所述的设备，其特征在于所述差值的函数包括常量减去所述差值减去偏移值的绝对值的小数二进制表示。
14.如权利要求13所述的设备，其特征在于所述用于增加的装置还包括利用所述控制变量生成指针泄露启用的装置，所述指针泄露的符号由所述差值减去所述偏移值而得出的结果的符号确定。
15.如权利要求14所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于生成部分行时钟以及用于在所述部分行时钟的每个周期中使所述中间计数器变址的装置，部分行时钟的每个周期对应于所述SONET/SDH信号的80比特，所述变址的量从由68、69、70和71组成的组中选择；所述用于变址的装置在9个部分行时钟周期之中的8个周期中，使所述中间计数器的地址改变了69，并且对于9个部分行时钟周期之中的一个周期，所述用于变址的装置使所述中间计数器的地址改变了68，如果指明一个填充比特和正指针泄露，69，如果指明一个填充比特和无指针泄露，70，如果指明一个填充比特和负指针泄露，69，如果指明无填充比特和正指针泄露，70，如果指明无填充比特和无指针泄露，71，如果指明无填充比特和负指针泄露。
16.如权利要求14所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于生成部分行时钟以及用于在所述部分行时钟的每个周期中使所述中间计数器变址的装置，部分行时钟的每个周期对应于所述SONET/SDH信号的80比特，所述变址的量从由52、53、54、55和56组成的组中选择；所述用于变址的装置在27个部分行时钟周期之中的26个周期中，使所述中间计数器的地址改变了53，并且对于27个部分行时钟周期之中的一个周期，所述用于变址的装置使所述中间计数器的地址改变了52，如果指明两个填充比特和正指针泄露，53，如果指明两个填充比特和无指针泄露，54，如果指明两个填充比特和负指针泄露，54，如果指明无填充比特和正指针泄露，55，如果指明无填充比特和无指针泄露，56，如果指明无填充比特和负指针泄露，53，如果指明一个填充比特和正指针泄露，54，如果指明一个填充比特和无指针泄露，55，如果指明一个填充比特和负指针泄露。
17.如权利要求14所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于生成行时钟以及用于在所述行时钟的每个周期中使所述中间计数器变址的装置，行时钟的每个周期对应于所述SONET/SDH信号的720比特，所述变址的量从由620、621、622和623组成的组中选择；以及对9个行时钟周期之中的1个周期，所述用于变址的装置使所述中间计数器的地址改变了620，如果指明一个填充比特和正指针泄露，621，如果指明一个填充比特和无指针泄露，622，如果指明一个填充比特和负指针泄露，621，如果指明无填充比特和正指针泄露，622，如果指明无填充比特和无指针泄露，623，如果指明无填充比特和负指针泄露。
18.如权利要求14所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于生成行时钟以及用于在所述行时钟的每个周期中使所述中间计数器变址的装置，行时钟的每个周期对应于所述SONET/SDH信号的720比特，所述变址的量从由475、476、477、478和479组成的组中选择；以及对于三个行时钟周期之中的一个周期，所述用于变址的装置使所述中间计数器的地址改变了475，如果指明两个填充比特和正指针泄露，476，如果指明两个填充比特和无指针泄露，477，如果指明两个填充比特和负指针泄露，477，如果指明无填充比特和正指针泄露，478，如果指明无填充比特和无指针泄露，479，如果指明无填充比特和负指针泄露，476，如果指明一个填充比特和正指针泄露，477，如果指明一个填充比特和无指针泄露，478，如果指明一个填充比特和负指针泄露。
19.如权利要求1所述的设备，其特征在于还包括第二FIFO，具有连接到所述第一FIFO的所述输出端的输入端；以及平滑滤波器装置，连接到所述第二FIFO以便对所述第二FIFO输出的数据计时。
20.如权利要求19所述的设备，其特征在于所述平滑滤波器包括均连接到所述第二FIFO的第二写计数器和第二读计数器以及用于过滤所述第一时钟信号的相位频率检测器。
21.如权利要求20所述的设备，其特征在于所述平滑滤波器还包括连接到所述相位频率检测器的低通滤波器和连接到所述低通滤波器以及所述第二FIFO的压控振荡器，所述压控振荡器对所述第二FIFO输出的数据计时。
22.一种用于从包括指针调整与位填充中至少一种的第二更高速电信信号的去映射数据部分中将第一电信信号去同步的设备，所述设备包括a)具有输入端和输出端的第一FIFO，所述输入端接收所述第二更高速信号的所述去映射数据部分；b)写地址计数器，与所述第一FIFO相关联并且仅按所述第二更高速信号的所述数据部分的所述数据比特增加，所述写地址计数器指示所述FIFO中的写位置；c)读地址计数器，与所述第一FIFO相关联，所述读地址计数器指示所述FIFO中的读位置；d)中间地址计数寄存器，指示所述FIFO中介于所述读写位置之间的中间位置，所述中间地址计数寄存器部分地随所述指针调整和所述填充比特的变化而增加；以及e)第一时钟，用于从所述FIFO中读出数据并且增加所述读地址计数器，所述第一时钟具有实质上等于所述第一电信信号的速率，并且所述第一时钟部分根据所述读地址计数器的计数与所述中间地址计数寄存器的计数之间的差值导出。
23.如权利要求22所述的设备，其特征在于还包括用于部分随所述指针调整和所述填充比特的变化而增加所述中间地址计数寄存器的装置。
24.如权利要求23所述的设备，其特征在于用于增加所述中间地址计数寄存器的所述装置包括用于按照从第一组值中选定的量使所述中间计数器变址的装置。
25.如权利要求24所述的设备，其特征在于所述用于变址的装置包括用于生成控制变量的装置，所述控制变量是时间计数(SUM)和净指针调整值(NPTR)的函数。
26.如权利要求25所述的设备，其特征在于用于生成控制变量的所述装置包括用于取所述净指针调整值与所述时间计数的函数之比的装置。
27.如权利要求26所述的设备，其特征在于所述时间计数的所述函数是所述时间计数的倍数，所述倍数是所述写地址计数器(WC)的计数与所述中间地址计数寄存器(IC)的计数之间差值的函数。
28.如权利要求27所述的设备，其特征在于所述差值的函数包括常量减去所述差值减去偏移值的绝对值的小数二进制表示。
29.如权利要求28所述的设备，其特征在于所述用于变址的装置还包括利用所述控制变量生成指针泄露启用的装置，所述指针泄露的符号由所述差值减去所述偏移值得到的结果的符号来确定。
30.如权利要求22所述的设备，其特征在于还包括第二FIFO，具有连接到所述第一FIFO的所述输出端的输入端；以及平滑滤波器装置，连接到所述第二FIFO以便对所述第二FIFO输出的数据计时。
31.如权利要求30所述的设备，其特征在于所述平滑滤波器包括均连接到所述第二FIFO的第二写计数器和第二读计数器以及用于过滤所述第一时钟信号的相位频率检测器。
32.如权利要求31所述的设备，其特征在于所述平滑滤波器还包括连接到所述相位频率检测器的低通滤波器和连接到所述低通滤波器以及所述第二FIFO的压控振荡器，所述压控振荡器对所述第二FIFO输出的数据计时。
全文摘要
本发明的去同步器(10)包括两个FIFO。第一FIFO具有两个地址计数器(读与写)、中间计数寄存器(26)、电路(用于计算写计数与中间计数及中间计数与读计数之间的差值)、执行指针泄露和其它算术功能的逻辑块以及数控振荡器。第二FIFO具有读写计数器、相位频率检测器(54)和由第二FIFO的长度测量结果控制的内部VCO(58)。去同步器(10)从DS－3/E3去映射器接收数据比特、指针移动指示和填充指示，并使用第一FIFO、地址计数器等消除低频分量，包括SONET/SDH系统间隔，以便向第二FIFO提供具有高频相位调制的DS－3/E3信号。第二FIFO消除剩余的高频间隔抖动。
文档编号H04J3/07GK1511400SQ02810525
公开日2004年7月7日 申请日期2002年5月6日 优先权日2001年5月25日
发明者D·C·乌普, D C 乌普 申请人:美商传威股份有限公司