专利名称：时钟变换装置、时钟变换方法、视频显示装置及其存储器地址设定方法
技术领域：
本发明涉及在把在第1时钟处理的数字信号，用存储器变换到在第2时钟处理时使用的时钟变换装置以及时钟变换方法，进而具有该时钟变换装置的视频显示装置及其存储器地址设定方法。
背景技术：
近年，在电视机中为了实现视频信号的高画质化、高功能化，多用采用数字信号处理技术的视频信号处理。另外，在进行数字视频信号处理时在不同的时钟间进行数字数据的交换，或者为了变更图像尺寸而对输入视频信号在水平方向上进行压缩处理，或者放大处理，为了实现它们，重要的是可以进行不同时钟间的数字数据交换的时钟变换装置。
对于输入视频信号的放大缩小处理，例如在专利文献1中所示的 “取样频率变换电路”中，使用可以用不同频率的时钟进行写入以及读出动作的1行存储器，和在水平方向缩小处理或者放大处理数字视频信号的插补演算电路，进行在水平方向的放大缩小处理。
即，在该以往的时钟变换装置中，当合成频率变换比和放大或者缩小倍率的插补系数是不足“1”时，在先以该插补系数进行缩小插补处理后，写入到行存储器然后读出，相反当合成的插补系数在“1”以上时，在从行存储器读出后，用该插补系数所进行的放大插补处理的动作，在写入一侧用变换前时钟进行，在读出一侧用变换后时钟进行，由此同时进行水平放大缩小处理和取样频率变换，在需要进行取样频率变换和图像水平方向的放大或者缩小处理的数字视频信号处理中，可以将水平解像度的劣化抑制得小。
以上现有技术可以参见特开平8-223479号公报(第4页图1)。
但是，在上述以往的时钟变换装置中，需要准备在水平方向上压缩放大处理数字信号时可以保持水平1行期间数据的1行存储器，存在电路规模大的问题。
另外，在NTSC、PLA、SECAM等的各广播方式之间，由于处理时钟频率和水平频率不同，因而1行期间的存储器大小不同，当与全部的广播方式对应的情况下需要使存储器大小与最大的一致，存在该部分电路规模增大的问题。
发明内容
本发明，就是为了解决上述以往的问题而提出的，其目的在于提供一种时钟变换装置以及时钟变换方法，它在进行水平方向的压缩放大处理的情况下或在不同时钟期间交换数字信号时，不需要处理能力相当于1水平行程度的存储器，可以大幅度削减所需要的存储器大小。
另外，本发明的目的在于提供一种视频显示装置及其存储器地址设定方法，它通过使用上述那样的时钟变换装置，在不同时钟期间交换数字信号时不需要处理能力相当于1水平行程度的存储器，可以大幅度削减所需要存储器的大小。
为了实现此目的，本发明的第1方面的时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，包含具有比在存储规定期间的数据需要的地址还少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作的存储器；计数上述第1时钟，如可以分多次把规定期间的数据写入上述存储器那样，生成上述存储器的写入地址的第1计数电路部；计数第2时钟，如可以分多次读出写入到上述存储器的规定期间的数据那样，生成上述存储器的读出地址的第2计数电路部。
根据上述构成，通过把水平同步期间内等的规定期间的数据分多次写入比其容量小的存储器，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据超越和被超越，并可以从第1时钟向第2时钟变换数据。
本发明第2方面的时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，包含具有比在存储规定期间的数据需要的地址还少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作的存储器；根据表示上述存储器的写入开始基准时刻的写入开始基准信号的输入，开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，生成上述存储器的写入地址的第1计数电路部；根据表示上述存储器的读出开始基准时刻的读出开始基准信号计数上述第2时钟，如可以分多次读出写入到上述存储器的规定期间的数据那样，生成上述存储器的读出地址的第2计数电路部。
根据上述构成，通过把水平同步期间内等的规定期间的数据分多次，以写入开始基准信号为基准时刻写入，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据超越和被超越，可以从第1时钟向第2时钟变换数据。
本发明的第3方面的时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，包含具有比在存储规定期间的数据需要的地址还少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作的存储器；根据表示上述存储器的写入开始基准时刻的写入，开始基准信号的输入开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，生成上述存储器的写入地址的第1计数电路部；根据表示上述存储器的读出开始基准时刻的读出开始基准信号计数上述第2时钟，如可以分多次读出写入到上述存储器的规定期间的数据那样，生成上述存储器的读出地址的第2计数电路部；延迟上述写入开始基准信号生成上述读出开始基准信号的，延迟时间可以调整的延迟调整电路。
根据上述构成，在水平同步期间内等的规定期间的同一地址上多次重复改写相互不同的地址的数据，因为可以削减存储器容量，延迟调整写入开始位置和读出开始位置，所以存储器的写入数据和读出数据不会发生数据的超越和被超越，可以从第1时钟向第2时钟变换数据。
本发明的第4方面的时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，包含具有比在存储规定期间的数据需要的地址还少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作的存储器；根据表示上述存储器的写入开始基准时刻的写入开始基准信号的输入开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，生成在上述存储器的规定的地址范围内重复增加或者减少的上述存储器的写入地址的第1计数电路部；根据表示上述存储器的读出开始基准时刻的读出开始基准信号计数上述第2时钟，如可以分多次读出写入到上述存储器的规定期间的数据那样，生成在上述存储器的规定的地址范围内重复增加或者减少的上述存储器的读出地址的第2计数电路部；延迟上述写入开始基准信号生成上述读出开始基准信号，延迟时间可以调整的延迟调整电路。
根据上述构成，通过把水平同步期间内等的规定期间内的数据，在存储器的规定的范围内重复增加或者减少地进行写入，在同一地址上多次重复改写相互不同的地址的数据，因为可以削减存储器容量，延迟调整写入开始位置和读出开始位置，所以存储器的写入数据和读出数据不会发生数据的超越和被超越，可以从第1时钟向第2时钟变换数据。
本发明第5方面的时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，包含具有比在存储规定期间的数据需要的地址还少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作的存储器；根据表示上述存储器的写入开始基准时刻的写入，开始基准信号的输入开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，在上述存储器的规定的地址范围内重复增加或者减少，其中在上述每一规定期间的最后的增加或者减少以比上述规定地址的范围内窄的地址范围内进行增加或者减少，从而生成上述存储器的写入地址的第1计数电路部；根据表示上述存储器的读出开始基准时刻的读出开始基准信号计数上述第2时钟，如可以分多次读出写入到上述存储器的规定期间的数据那样，在上述存储器的全部地址范围内重复增加或者减少，其中在上述每一规定期间最后的增加或者减少以比上述规定的地址范围内窄的地址的范围内进行增加或者减少，生成在上述存储器的读出地址的第2计数电路部；延迟上述写入开始基准信号生成上述读出开始基准信号的延迟时间可以调整的延迟调整电路。
根据上述构成，通过如使其地址在存储器规定范围内重复增加或者减少，其中在每一规定期间最后的增加或者减少以比上述规定的地址范围窄的地址范围内进行增加或者减少，从而进行水平同步期间内等的规定期间的数据写入，由此，在同一地址上重复多次改写相互不同的地址的数据，因此可以削减存储器容量，延迟调整写入开始位置和读出开始位置，所以存储器的写入数据和读出数据不会发生数据的超越和被超越，可以从第1时钟向第2时钟变换数据。
本发明的第6方面的时钟变换装置，在第1至第5方面的任意项所述的时钟变换装置中，作为上述写入地址最大值的倍数在上述规定期间内使用在上述第1时钟取样的数据取样数附近的写入地址数并将其存储在上述存储器，作为上述读出地址最大值的倍数可以使用在上述第2时钟取样的数据的取样数附近的读出地址数。
通过上述构成，因为把写入开始位置和读出开始位置延迟调整为最大地址数的一半，所以存储器的写入数据和读出数据不会发生数据的超越和被超越，可以从第1时钟向第2时钟变换数据。
本发明第7方面的时钟变换装置，在第1至第5方面的任意项所述的时钟变换装置中，作为上述写入地址最大值的倍数使用成为在上述规定期间内在上述第1时钟被取样的数据的取样数附近的写入地址并将其存储在上述存储器中，使用上述写入地址最大值和最大值相等的读出地址。
如果采用上述构成，因为把写入开始位置和读出开始位置延迟调整为最大地址数的一半，所以存储器的写入数据和读出数据不会发生数据的超越和被超越，可以从第1时钟向第2时钟变换数据。
本发明的第8方面的时钟变换装置，在第1至第5方面的任意项所述的时钟变换装置中，把上述规定期间设置为1水平同步期间。
如果采用上述构成，则可以削减相当于1水平同步期间的容量所需要的存储器的容量。
本发明的第9方面的时钟变换装置，在第1至第5方面的任意项所述的时钟变换装置中，上述第1计数电路部包含写入地址计数器，它计数上述第1时钟，生成上述写入地址；写入最大值限制器，它比较上述写入地址计数器输出的写入地址和可以设定的写入最大值，在该写入地址和写入最大值相等时复位上述写入地址计数器。
如果采用上述构成，因为可以用带复位功能的计数器和复位该计数值达到上限值时复位计数器的比较电路实现第1计数器部，所以第1计数器部可以以小规模的电路构成实现。
本发明的第10方面的时钟变换装置，在第1至第5方面的任意项所述的时钟变换装置中，上述第2计数电路部包含计数上述第2时钟，比较生成上述读出地址的读出地址计数器；比较上述读出地址计数器输出的读出地址和可以设定的读出最大值，在该读出地址和读出最大值相等时复位上述读出地址计数器的读出最大值限制器。
如果采用上述构成，则上述第2计数器电路部可以实现和上述第1计数器电路部同样的构成。
本发明的第11方面的时钟变换方法，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换方法，具有比在规定期间的数据存储所需要的地址还少的地址，对于可以用写入用时钟和读出用时钟相互独立执行写入动作和读出动作的存储器，如分多次进行规定期间的数据写入那样根据上述第1时钟发生写入地址，如从上述存储器中分多次进行上述规定期间的数据读出那样根据上述第2时钟发生读出地址。
通过上述构成，通过把水平同步期间内等的规定期间的数据在比其容量少的存储器中分多次写入，可以削减存储器容量，并且存储器的写入数据和读出数据不会发生数据的超越或者被超越，并且可以从第1时钟向第2时钟变换数据。
本发明的第12方面的视频显示装置，包含，对数字视频信号根据第1时钟进行第1视频处理的第1视频处理部；把从该第1视频处理部输出的数字视频信号从第1时钟变换为与第2时钟同步的数字视频信号的时钟变换部；对于从该时钟变换部输出的数字视频信号根据上述第2时钟进行第2视频处理的第2视频处理部；显示由该第2视频处理部输出的数字视频信号的显示用设备，上述时钟变换部具备，具有比由上述第1视频处理部输出的数字视频信号的1水平行还少的容量，可以由写入用时钟和读出用时钟相互独立执行写入动作和读出动作的存储器；如可以把由上述第1视频处理部输出的数字视频信号为每一水平行分多次写入上述存储器，并可以分多次读出已写入上述存储器的每1水平行的数据那样，控制上述存储器的存储器控制部。
如果采用上述构成，则在与第1时钟同步地进行第1视频处理后与第2时钟同步地进行第2视频处理时，通过把水平同步期间内等的规定期间内的数据在比其容量少的存储器中分多次写入，可以削减存储器容量，存储器的写入数据和读出数据不会产生数据的超越或者被超越，可以从第1时钟向第2时钟变换数据。
本发明第13方面的视频显示装置，在第12方面所述的视频显示装置中，上述存储器控制部包含通过表示上述存储器的写入开始基准时刻的写入开始基准信号的输入开始上述第1时钟的计数，如可以把处理能力相当于1水平行程度的数据分为多次写入上述存储器那样，生成上述存储器的写入地址的第1计数器电路；根据表示上述存储器的读出开始基准时刻的读出开始基准信号计数上述第2时钟，如可以分多次读出写入上述存储器的1水平行的数据那样，生成上述存储器的读出地址的第2计数器电路。
如果采用上述构成，则在与第1时钟同步地进行第1视频处理后与第2时钟同步地进行第2视频处理时，通过把水平同步期间内等的规定期间内的数据在比其容量少的存储器中分多次，以写入开始基准信号为基准时刻进行写入，可以削减存储器容量，存储器的写入数据和读出数据不会产生数据的超越或者被超越，可以从第1时钟向第2时钟变换数据。
本发明的第14方面的视频显示装置的存储器地址设定方法中，该视频显示装置包含，对数字视频信号根据第1时钟进行第1视频处理的第1视频处理部；把从该第1视频处理部输出的数字视频信号从上述第1时钟变换为与上述第2时钟同步的数字视频信号的时钟变换部；对从该时钟变换部输出的数字视频信号根据上述第2时钟进行第2视频处理的第2视频处理部；显示由该第2视频处理部输出的数字视频信号的显示用设备，上述时钟变换部，具有比在规定期间的数据存储所需要的地址还少的地址，对于通过写入用时钟和读出用上可以相互独立地执行写入动作和读出动作的存储器，由第1计数器电路，如分多次进行规定期间的数据写入那样根据上述第1时钟发生写入地址，由第2计数电路部，如分多次从上述存储器中读出上述规定期间的数据那样根据上述第2时钟产生读出地址，由此进行时钟的变换该存储器地址设定方法包含判断被输入到上述第1视频图像处理部中的数字视频信号的广播方法的判断步骤；根据由该判断步骤判断的广播方式，检索与该广播方式对应的上述第1、第2计数电路部的计数值的上限或者下限的检索步骤；在上述第1、第2计数器电路部中设定由该检索步骤检索的上述计数器值的上限或者下限的设定步骤。
如果采用上述构成，则在与第1时钟同步地进行第1视频处理后与第2时钟同步地进行第2视频处理时，通过把水平同步期间内等的规定期间的数据在比其容量小的存储器中分成多次写入，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据超越或者被超越，使从第1时钟向第2时钟变换数据的动作适应广播方式。自动地判断适宜该广播方式的地址，把它设定在第1、第2计数器电路中。
如上所述，如果采用本发明的第1方面所述的时钟变换装置，因为，在比规定期间的数据容量小的存储器中，分多次写入规定期间的数据，并读出分多次被写入的规定期间的数据，所以，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据的超越或者被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明的第2方面所述的时钟变换装置，如上所述，因为，通过写入开始基准信号的输入，在比规定期间的数据容量小的存储器中，分多次写入规定期间的数据，通过读出开始基准信号的输入分多次读出写入的规定期间的数据，所以，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据的超越或者被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第3方面所述的时钟变换装置，如上所述，因为，通过写入开始基准信号的输入，在比规定期间的数据容量小的存储器中，分多次写入规定期间的数据，通过读出开始基准信号延迟分多次读出写入的规定期间的数据，所以，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据的超越或者被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第4方面所述的时钟变换装置，如上所述，因为，通过输入写入开始基准信号，在比规定期间的数据容量小的存储器中，使其地址在规定的范围内重复增加或者减少，把规定期间的数据分多次写入，把分多次写入的规定期间的数据，通过输入比写入开始基准信号延迟的读出开始信号，使其地址在规定的范围内重复增加或者减少读出，所以，可以削减存储器容量，不会产生存储器的写入数据和读出数据的数据超越或者被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第5方面的时钟变换装置，如上所述，因为，通过输入写入开始基准信号，在比规定期间的数据容量小的存储器中使其地址在规定范围内重复增加或者减少，使每一规定期间最后的增加或者减少在比规定的范围还窄的范围内增加或者减少，把规定期间的数据分多次写入，把分多次写入的规定期间的数据，通过输入比写入开始基准信号延迟的读出开始基准信号，使其地址在规定范围内重复增加或者减少，每一规定期间的最后的增加或者减少在比规定范围还窄的范围内增加或者减少，进行读出，所以，可以削减存储器容量，存储器的写入数据和读出数据不会发生数据的超越和被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第6方面的时钟变换装置，如上所述，因为，上述写入地址的最大值的倍数在上述规定期间内用在第1时钟中取样的处于数据的取样数附近的写入地址存储在上述存储器中，上述读出地址的最大值的倍数使用在上述第2时钟中取样的处于数据的取样数附近的读出地址，所以，因为把写入开始位置和读出开始位置延迟调整为最大地址数的一半，所以，存储器的写入数据和读出数据不会发生数据的超越和被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第7方面的时钟变换装置，如上所述，因为，上述写入地址的最大值的倍数在上述规定期间内用在第1时钟中取样的处于数据的取样数附近的写入地址存储在上述存储器中，使用上述写入地址的最大值和最大值相等的读出的地址，所以，因为把写入开始位置和读出开始位置延迟调整为最大地址数的一半，所以存储器的写入数据和读出数据不会发生数据的超越和被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第8方面的时钟变换装置，因为，在第1至第5方面的任意项所述的时钟变换装置中，把上述规定期间设置为1水平同步期间，所以，具有可以削减相当于1水平同步期间的容量所需要的存储器容量的效果。
另外，如果采用本发明第9方面的时钟变换装置，因为上述第1计数器电路部具有，计数上述第1时钟，生成上述写入地址的写入地址计数器；比较上述写入地址计数器输出的写入地址和可以设定的写入最大值，在该写入地址和写入地址最大值相等时使上述写入地址计数器复位的最大值限制器，所以，因为可以用带复位功能的计数器和在其计数值达到上限值时复位计数器的比较电路实现第1计数器部，所以可以以小规模的电路构成实现第1计数器部的效果。
另外，如果采用本发明第10方面的时钟变换装置，则在第1至第5方面的任意项所述的时钟变换装置中，因为，上述第2计数器电路部，计数上述第2时钟，如可以分多次读出写入上述存储器中的规定期间内的数据那样生成上述存储器的读出地址，所以，具有可以用和第1计数器电路部同样的构成实现上述第2计数器电路部的效果。
另外，如果采用本发明第11方面的时钟变换装置，则如上所述是把与上述第1时钟同步的数据变换为与上述第2时钟同步的数据的时钟变换部，因为，把规定期间的数据分多次写入与规定期间内的数据存储所需要的地址相比容量还小的存储器，从上述存储器中分多次读出上述规定期间的数据，所以可以削减存储器容量，存储器的写入数据的读出数据不会发生数据的超越和被超越，具有可以从第1时钟向第2时钟变换数据的效果。
另外，如果采用本发明第12方面的时钟变换装置，如上所述，因为，在经由时钟变换部把第1视频处理部的输出输入到第2视频处理部时，作为时钟变换部的存储器使用比数字视频信号的1水平行还少的容量的存储器，把数据视频信号在每1水平行上分多次写入上述存储器，分多次读出写入上述存储器的每1水平行的数据，所以，在第1视频处理的结束后，为了进行第2视频处理在从第1时钟向第2时钟进行变换时，可以削减存储器容量，存储器写入数据和读出数据不会产生数据的超越和被超越，可以从第1时钟向第2时钟进行数据的转换。
另外，如果采用本发明第13方面的时钟变换装置，如上所述，因为，作为时钟变换部的存储器控制部，设置把数据视频信号在每一水平行中分多次写入上述存储器的第1电路部、分多次进行被写入上述存储器中的每一水平行的数据的第2计数电路，所以，在第1视频处理的结束后，为了进行第2视频处理在从第1时钟向第2时钟进行变换时，可以用计数电路的地址控制削减存储器容量，存储器写入数据和读出数据不会产生数据的超越和被超越，具有可以从第1时钟向第2时钟进行数据的转换的效果。
另外，如果采用本发明第14方面所述的视频显示装置的存储器地址设定方法，因为，对于和本发明第13方面同样构成的视频显示装置的计数器电路，判断被输入的数字视频信号的广播方式，检索与该被判定的广播方式对应的第1、第2计数器电路的计数器值的上限或者下限，设定该被检索出的计数值的上限或者下限，所以，在第1视频处理的结束后，为了进行第2视频处理在从第1时钟向第2时钟进行变换时，不会变更电路构成，可以削减存储器容量，存储器写入数据和读出数据不会产生数据的超越和被超越，具有可以从第1时钟向第2时钟进行数据的转换的效果。
图1是展示本发明实施方式1的时钟变换装置构成的方框图。
图2是展示本发明实施方式1的时钟变换装置的第1、第2计数电路部内部构成的方框图，图2(a)是展示该写入地址计数器、读出地址计数器以及写入最大值限制器、读出最大值限制器内部构成的方框图，图2(b)是展示写入最大值限制器、读出最大值限制器的译码器内部构成的方框图。
图3是展示本发明实施方式1的时钟变换装置的延迟调整电路内部构成的方框图。
图4是展示本发明实施方式1的时钟变换装置的NTSC方式256地址存储器使用时的写入读出地址的图。
图5是展示本发明实施方式1的时钟变换装置的NTSC方式256地址存储器使用时的写入读出地址的图。
图6是展示本发明实施方式1的时钟变换装置的PAL方式256地址存储器使用时的写入读出地址的图。
图7是展示本发明实施方式1的时钟变换装置的PAL方式256地址存储器使用时的写入读出地址的图。
图8是展示本发明实施方式1的时钟变换装置的NTSC方式128地址存储器使用时的写入读出地址的图。
图9是展示本发明实施方式1的时钟变换装置的NTSC方式256地址存储器使用时的第1时钟和第2时钟的频率不同时的写入读出地址的图。
图10是展示本发明实施方式2的具有视频显示装置的电视接收机构成的方框图。
图11是展示本发明实施方式2的视频显示装置的微机控制动作的流程图。
具体实施例方式
实施方式1以下，参照
本发明的实施方式。
图1是展示本发明的时钟变换装置构成的方框图。在图1中，101是写入地址控制用的写入地址计数器，用水平同步脉冲(写入开始基准信号)S101开始第1时钟(写入用时钟)S109的增加计数，作为该计数值输出存储器107的写入地址S102，一旦被下一水平同步脉冲信号S101复位，则开始下一次增加计数。102是写入地址用的写入最大值限制器(最大值限制电路)，当写入地址S102等于采用最大值限制信号S112的设定值时，用写入地址限制信号S103复位写入地址计数器101。10是由这些写入地址计数器101以及写入最大值限制器102组成的第1计数器电路，计数第1时钟S109，如可以分多次把1水平周期(规定期间)，即1水平同步期间的数据写入存储器107那样，生成存储器107的写入地址S102。该写入地址S102，如图7所示，生成在存储器107的地址的规定范围内重复增加计数那样的地址，或者，如图4至图6，图8所示，1水平周期内的最后的增加计数值在比规定地址窄的范围内进行增加计数那样生成其地址。
103是通过根据延迟差信号S113的值延迟水平同步脉冲S101生成读出基准脉冲(读出开始基准信号)S104的延迟调整电路，104是读出地址控制用的读出地址计数器(计数电路)，用来自延迟调整电路103的读出基准脉冲S104开始第2时钟(读出用时钟)S110的增加计数，作为该计数值输出存储器107的读出地址S105，一旦被下一读出基准脉冲S104复位，则开始下一增加计数。105是读出地址用的读出最大值限制器(最大值限制器电路)，当读出地址S105与采用最大值限制信号S112的设定值相等的情况下，用读出地址复位信号S106复位读出地址计数器104。11是由这些读出地址计数器104以及读出最大值限制器105组成的第2计数器电路，计数第2时钟S110，如可以把1水平周期(规定期间)程度的数据分多次从存储器107中读出那样，生成存储器107的读出地址S105。该读出地址S105，如图7所示，生成在存储器107的地址的规定范围内重复增加计数那样的地址，或者，如图4至图6，图8所示，1水平周期内的最后的增加计数值在比规定地址窄的范围内进行增加计数那样生成其地址。
106是用输入的视频信号S107生成插补数据用的插补电路，107是分别控制写入和读出的存储器，具有比存储1水平同步期间程度的水平信号(规定期间的数据)所需要的地址还少的地址，把被插补的视频信号S108作为输入，输出输出信号S111。
图2是展示图1的第1计数器部10、第2计数部11构成的方框图。在图2(a)中，101a、104a是选择器，101b、104b是使选择器101a、104a的输出延迟第1、第2时钟S109、S110的1时钟期间程度的触发器，101c、104c是在触发器101b、104b的输出上加上值“1”的加法器，用这些选择器101a、104a、触发器101b、104b、加法器101c、104c，分别构成写入地址计数器101、读出地址计数器104。
另外，102a、105a是译码T触发器101b、104b的输出的译码器，102b、105b是产生在计数器101a、104a中设定的计数初始值的初始值发生电路，101d是把译码器102a的输出和水平同步脉冲S101的“或”输出到选择器101a的控制输入的OR电路，104d是把译码器105a的输出和读出基准脉冲S104的“或”输出到选择器104a的控制输入的OR电路，用这些选择器101a、104a、译码器102a、105a、初始值发生电路102b、105b、OR电路101d、104d，分别构成写入最大值限制器102、读出最大值限制器105。
图2(b)是展示由比较器构成图2(a)所示的译码器时的图，展示以4位构成的情况为例子的图。在图2(b)中，1021、1022、1023、1024是把限制值发生电路1026以及触发器101b的同权重的位输出彼此对应作为输入的 “异”电路，1025是输入 “异”电路1021、1022、1023、1024的输出的NOR电路，1051、1052、1053、1054是把限制值发生电路1056以及触发器104b的同权重的位输出彼此对应作为输入的“异”电路，1055是输入 “异”电路1051、1052、1053、1054的输出的NOR电路。
图3是展示图1的延迟调整电路构成的方框图。在图3中，103a是计数水平期间脉冲S101的延迟调整用计数器，103b是译码延迟调整用计数器103a的计数值的延迟调整用译码器。
以下说明在以上那样构成的时钟变换装置中的动作。
在图1中，S101是水平同步脉冲信号，是确定写入地址的开始位置的基准脉冲(写入开始基准信号)。如果输入水平同步脉冲信号S101，则写入地址计数器101复位为作为初始状态的地址值“0”，把作为其输出的写入地址S102更新为该值“0”，在每次输入第1时钟S109时将该写入地址S102增加计数。在此当设定成第1时钟S109比第2时钟S110频率高的情况下，因为一边用插补电路106插补取样点一边写入存储器107，所以在进行该插补处理时因为写入地址计数器101停止增加计数，所以数据部不写入存储器107。
这样，写入地址计数器101计数水平同步脉冲信号S101，输出写入地址S102，写入最大值限制器102比较写入地址S102和在最大值限制信号S112中被规定的写入地址最大值，当它们相同时，输出写入地址复位信号S103，用该写入地址复位信号S103进行把写入地址计数器101复位为初始状态的地址值“0”的处理。
S109是存储器107的写入一侧的时钟的第1时钟，在第1时钟S109处理的输入视频信号S107，用插补电路106进行减少取样数或者扩大取样数的处理。用插补电路106插补处理后的视频信号S108被写入用第1时钟S109和写入地址S102指定存储器107的地址。
另一方面，水平同步脉冲S101被输入延迟调整电路103，延迟调整电路103以水平同步脉冲S101为基准，输出具有基于在未图示的延迟差设定寄存器中确定的延迟差信号S113的延迟量的读出基准脉冲S104，确定读出地址的开始位置。如果输入读出基准脉冲S104，则读出地址计数器S104复位为作为初始状态的地址值“0”，把作为其输出的读出地址S105更新为该值 “0”，在第2时钟S110每次被输入时读出地址S105被增加计数。读出最大值限制器105，比较读出地址S105和以最大值控制信号S112规定的地址最大值，当它们相同时，输出读出地址复位信号S106，用该读出地址复位信号S106，读出地址计数器104进行把初始状态的地址值复位为“0”的处理。
S110是存储器107一侧的读出一侧时钟的第2时钟，被写入存储器107的信号，在第2时钟S110每次发生时，根据读出地址S105作为输出信号S111读出，由此，把在第1时钟S109中处理后的输入信号变换为第2时钟S111下的信号，可以得到输出信号。
以下，说明第1计数器部10、第2计数器部11的动作。
在图2(a)中，最初如果水平同步脉冲S101、读出基准脉冲S104的值是 “L”，则选择器101a、104a选择初始值发生电路102b、105b输出的初始值，该选择器101a、104a的输出，用触发器101b、104b延迟1时钟后被反馈到加法器101c、104c。该被反馈的值用加法器101a、104a与电源电压电平的“1”相加，该相加值被输出到选择器101a、104a。这时，因为水平同步脉冲S101、读出基准脉冲S104的值是变化为“H”之后，所以选择器101a、104a选择相加值，该相加值被输出到触发器101b、104b。通过在每一时钟重复该循环，计数器101a、104a在每一时钟把计数值每次增加“1” 。
该计数值还被提供给译码器102a、105a，译码器102a、105a译码该计数值，当该译码结果与预先设定在内部的值一致时，输出写入地址复位信号S103、读出地址复位信号S106，经由OR电路101d、104d在选择器101a、104a中选择初始值发生电路102b、105b的输出。由此，计数器101、104的计数值暂时被复位，接着，在水平同步脉冲S101、读出基准脉冲S104的值为“L”前，重复以上动作。其结果，计数器101a、104a的计数值为重复图4等所示那样的锯齿形状的增加计数的值。
译码器102a、105a当是4位构成的情况下，也可以是图2(b)那样的构成，由“异”电路1021-1024、1051-1054为每一位比较触发器101b、104b的输出和复位值发生电路1026、1056的输出，当它们完全一致的情况下，NOR电路1025、1055输出“H”的复位信号S103、S106。
图4展示在NTSC方式中输入标准信号，作为第1时钟S109和第2时钟S110，都使用彩色副载波频率3.58MHz的4倍取样频率，在没有水平插补处理时的水平取样点和存储器的写地址和读地址的关系，展示使用没有水平方向的插补，地址数为“256”构成的存储器的一例。横轴表示水平取样点，表示水平取样数每增1，地址值增加“1”，如果地址超过最大数，则返回初始地址“0”。这种情况下，写入地址的最大值 “255”的倍数用在水平期间内以第1时钟取样后数据的取样数“910”附近的写入地址存储在存储器107中，作为读出地址的最大值使用和上述写入地址的最大值相等的值。
图5展示在NTSC方式中输入标准信号，作为第1时钟S109和第2时钟S110，都使用彩色副载波频率3.58MHz的4倍取样频率，展示在没有水平插补处理时的水平取样点和存储器的写地址和读地址的关系，在存储器的写入和读出控制中在增加限制处理时的水平取样点和存储器的写入地址和读出地址的关系，展示地址数用“256”构成时的一例。横轴表示水平取样点，表示水平取样数每增加1，地址值增加“1”，如果地址超过最大数，则返回初始地址“0”。
这种情况下，写入地址的最大值“227”的倍数用在水平期间内以第1时钟取样后数据的取样数在“910”附近的写入地址存储在存储器107中，作为读出地址的最大值使用和上述写入地址的最大值相等的值。
在图4中，在输入了水平同步脉冲S101时，写入地址S102被初始复位为地址值“0”，在每次第1时钟时写入地址S102被增加。在NTSC广播中因为1行期间的存储器大小是910地址，所以如果把最大值控制信号S112的最大值设定为“255”，则如果超过最大值“255”则地址值返回“0”。一旦这样设定写入最大值限制器102，则写入地址计数器101在每1行期间重复多次这样的动作。即，在图4的例子中，在从初始复位到下一水平同步脉冲S101被输入前重复3次从地址值“0”至最大值“255”的增加计数，在第4次增加计数中写入地址S112的行最后值在“141”中断。这是因为，在该第4次计数增加的过程中，水平取样点的计数达到910，在计数了该910时刻由下一水平同步脉冲S101复位写入地址计数器102，而在该被复位的时刻在第4次增加计数中，计数到“141”的缘故(910＝256×3+142)。
另一方面，读出地址S105也和写入地址S102一样增加计数，但其开始位置用延迟控制信号S113把例如写入地址的行的最终值的一半的值“71”在延迟调整电路103中作为其延迟差设定。由此，读出地址S105用写入地址S1 02延迟“72”水平取样点后增加计数。因此，例如当再生作为NTSC方式的非标准信号的视频录像机时，水平同步脉冲被打乱，在左右上产生71时钟的偏差，即使这样，在读出存储器的写入数据时，也可以不产生数据的超越、被超越，可以构成标准信号。
这时，通过如图3所示那样构成延迟调整电路103，可以在比水平同步脉冲S101延迟规定延迟量的时刻输出读出基准脉冲S104。即，如果输入单触发水平同步脉冲S101，则把它作为触发条件，延迟调整用计数器103a自行逐渐增加计数，如果该计数值和被设定在延迟调整用译码器103b中的延迟控制信号S113的值相等，则输出读出基准脉冲S104，并且由此复位延迟调整用计数器103a。在此通过变更延迟调整用译码器103b的设定值，可以在比水平同步脉冲S101延迟所希望的延迟量的时刻输出读出基准脉冲S104。
另一方面，在图5中，在输入了水平同步脉冲S101时，写入地址S102被初始复位为地址值“0”，在每次第1时钟时写入地址S102被增加。如果把写入地址S112的最大值设定位“227”，则如果超过最大值“227”则在输入下一水平同步脉冲前重复3次地址值返回“0”的动作，进而，在直至下一水平同步脉冲S101输入并被复位前的写入地址S112的行的最终值变为“225”(910＝228×3+226)。读出地址S105的开始位置由于用延迟控制信号S113例如把写入地址的行最终值一半的值“112”作为延迟差设定，因而当再生作为NTSC方式的非标准信号的视频录像机的情况下，水平同步脉冲被打乱，在左右上产生112时钟的偏差，即使这样，在读出存储器的写入数据时，也可以不产生数据的超越、被超越，可以构成标准信号。
在此，由于如最大存储器地址值的整数倍在标准信号状态下与规定的水平取样数接近那样设定最大值控制信号S112，即，如图4所示，在分割存储器写入时的写入地址的最大值中，不设定为一部分值“141”和大部分值“255”的很大差异，如图5所示，把写入地址的最大值，设定成都是大致相同的值“227”、“225”，因而即输入非标准状态的信号，水平同步脉冲被打乱，与图4的情况相比也可以大幅度扩大不会发生数据的超越、被超越的范围。
图6展示在PAL方式中输入标准信号，作为第1时钟S109和第2时钟S110，都使用彩色副载波频率4.43MHz的4倍取样频率，在没有水平方向的插补处理时的水平取样点和存储器的写地址和读地址的关系，展示使用没有水平方向的插补，用地址数是“256”构成的存储器的例子。横轴表示水平取样点，水平取样数每增加1，地址值增加“1”，如果地址超过最大数，则返回初始地址“0”。
图7展示在PAL广播中输入标准信号，作为第1时钟S109和第2时钟S110，都使用彩色副载波频率4.43MHz的4倍取样频率，展示在没有水平方向插补处理时的水平取样点和存储器的写地址和读地址的关系，在存储器的写入和读出控制中在增加限制处理时的水平取样点和存储器的写入地址和读出地址的关系，展示地址数用“256”构成时的一例。横轴表示水平取样点，水平取样数每增加1，地址值增加“1”，如果地址超过最大数，则返回初始地址“0” 。
在图6中，在输入了水平同步脉冲S101时，写入地址S102被初始复位为地址值“0”，在每次第1时钟时写入地址S102被增加。在PAL方式广播中因为1行期间的存储器大小是1135地址，所以如果把最大值限制信号S112的最大值设定为“255”，则如果超过最大值“255”则直至输入下一水平同步脉冲S101前重复4次地址值返回“0”的动作。进而，在直至下一水平同步脉冲S101输入并被复位前的写入地址S112的行最终值变为“110”(1135＝256×4+111)。由于读出地址S105的开始位置用延迟控制信号S113例如把写入地址的行最终值一半的值“55”作为延迟差设定，因而例如当再生作为PAL方式的非标准信号的视频录像机的情况下，可以构成即使水平同步脉冲被打乱，在左右上产生55时钟的偏差，在读出存储器的写入数据时，也会不产生数据的超越、被超越的电路。
在图7中，在输入了水平同步脉冲S101时，写入地址S102被初始复位为地址值“0”，在每次第1时钟时写入地址S102被增加，如果把写入地址S112的最大值设定为“226”，则如果超过最大值“226”则直至输入下一水平同步脉冲S101前重复4次地址值返回“0”的动作，进而，在直至下一水平同步脉冲S101输入并被复位前的写入地址S112的行最终值变为“226”(1135＝227×5)。读出地址S105的开始位置由于用延迟控制信号S113例如把写入地址的行最终值一半的值“113”作为延迟差设定，因而当再生作为PAL方式的非标准信号的视频录像机的情况下，即使水平同步脉冲被打乱，在左右上产生113时钟的偏差，在读出存储器的写入数据时，也可以构成不产生数据的超越、被超越的电路。在此，由于如最大存储器地址值的整数倍在标准信号状态下接近规定的水平取样数那样设定最大值控制信号S112，因此，即使输入非标准状态的信号，水平同步脉冲被打乱，也可以大幅度扩大不产生数据的超越、被超越的范围。
图8展示用“128”构成最大存储器地址数，把写入地址S112的最大值设定为“113”时的情况，展示在NTSC方式中输入标准信号，作为第1时钟S109和第2时钟S110，使用彩色副载波频率3.58MHz的4倍取样频率，展示在没有水平插补处理时的水平取样点和存储器的写地址和读地址的关系，在存储器的写入和读出控制中在增加限制处理时的水平取样点和存储器的写入地址和读出地址的关系。横轴表示水平取样点，水平取样数每增加1，地址值增加“1”，如果地址超过最大数，则返回初始地址“0”。
在图8中，在输入了水平同步脉冲S101时，写入地址S102被初始复位为地址值“0”，在每次第1时钟时写入地址S102被增加。如果把最大值限制信号S112的最大值设定位“113”，则如果超过最大值“113”则直至输入下一水平同步脉冲S101前重复7次地址值返回“0”的动作，进而，在直至下一水平同步脉冲S101输入并被复位前的写入地址S112的行最终值变为“111”(910＝114×7+112)。读出地址S105的开始位置由于用延迟控制信号S113例如把写入地址的行最终值一半的值“56”作为延迟差设定，因而例如当再生作为NTSC方式的非标准信号的视频录像机的情况下，即使水平同步脉冲被打乱，在左右上产生56时钟的偏差，读出存储器的写入数据前，也可以构成不产生数据的超越、被超越的标准信号。在此，如最大存储器地址值的整数倍在标准信号状态下接近规定的水平取样数那样设定最大值控制信号S112，由此即使输入非标准状态的信号，水平同步脉冲被打乱，也可以大幅度扩大不发生数据超越、被超越的范围。
这样，如果采用本实施方式1的时钟变换装置，由于在把在第1时钟处理的信号变换为第2时钟下的信号时，大幅度减少保存1水平行期间程度的视频信号的存储器地址数，把1水平行期间的水平信号分多次写入、读出，因而可以削减存储器的容量，不仅可以与1种广播方式对应，即使与多种广播方式对应的情况下也可以削减电路规模。另外，通过把存储器地址的最大值的整数倍设定为接近水平期间的取样数的值，即使输入在再生视频录像机时等的非标准信号，水平同步脉冲被打乱时，也不会发生超越被写入的数据或者其被超越，可以从存储器中读出。
进而，在上述的实施方式的例子中，第1时钟和第2时钟使用同一频率说明，但频率不同的不同时钟也可以。
图9展示使用不同时钟，用“227”构成最大存储器地址数的情况，展示在NTSC方式中输入标准信号，作为第1时钟S109，使用彩色副载波频率3.58MHz的4倍的取样频率(＝14.3MHz)，作为第2时钟S110，使用彩色副载波频率3.38MHz的4倍的取样频率(＝13.5MHz)，在没有水平方向插补处理时的水平取样点和存储器的写入地址和读出地址的关系，作为延迟调整，通过设定相当于114×858/910＝107的水平取样点，和图5的情况一样，当例如再生NTSC方式的非标准信号的视频录像机的情况下，在水平同步被打乱直至在左右上产生最大107时钟的偏差前读出存储器的写入数据时，不会产生数据的超越、被超越，可以构成标准信号。但是，910以及858是在取样频率分别是14.3MHz以及13.5MHz的情况下的，IEEE、ITU656中被规定的水平取样点的个数，114是最大存储器地址数“227”一半的值。进而，第1时钟和第2时钟并不限于上述例子，另外，即使第2时钟比第1时钟频率高也可以。另外，最大存储器地址数也可以不限于“227”。
另外，在根据各个时钟可以独立进行写入和读出的存储器中，如果是分多次写入比该存储器容量大的数据，并且分多次进行读出，执行读出该数据的方法，则可以用任何硬件构成实现。
进而，在上述实施方式1中，设定成取存储器的写入地址的最大值和读出地址的最大值为相同的值，但它们是不同值也可以，除了解像度变化以外可以起到和上述实施方式1同样的效果。
实施方式2图10是展示内置有实施方式1的时钟变换装置的视频显示装置的电视接收机构成的方框图。在图10中，501是与地波模拟广播用的天线530连接的高频头，502是译码从数字广播输入533输入的RF输入等的数字广播信号的数字广播译码器，503是选择来自高频头501的视频调制信号、来自外部视频输入531的VCR、DVD机等的再生视频信号、在数字广播译码器502中译码的数字视频信号的选择器，504是选择来自高频头501的声音调制信号、来自外部音频输入532的VCR、DVD机等的再生声音信号、在数字广播译码器502中译码的数字声音信号的选择器，520是处理在选择器503中选择的视频信号显示在监视器(显示用设备)510上的视频显示装置，511是处理在选择器504中被选择的声音信号，输出到扬声器512的声音处理部。
另外，在视频显示装置520中，505是进行第1视频处理的第1视频处理部，与第1时钟同步处理将选择器503的输出输入到A/D变换部(未图示)得到的数字视频信号，505a是其内部的选择器，505b是向第1视频处理部505提供时钟的晶体振荡器，506是存储第1视频处理部505的输出的存储器，508是通过微机509的设定控制存储器506的存储器控制部，507是进行第2视频处理的第2视频处理部，与第2时钟同步处理经由存储器506得到的第1视频处理部505的输出，507a是生成第2时钟的PLL。另外，550是由存储器506、存储器控制部508以及微机509组成的时钟变换部，相当于实施方式1的时钟变换装置，存储器控制部508由图1的第1计数器电路10、第2计数器电路11以及延迟调整电路103组成，微机509对于图2的限制值发生电路(寄存器)1026、1056，用图1的最大值控制信号S112设定该计数的上限值，对于图1的延迟调整电路103，用延迟差信号S113设定其延迟量。另外，高频头501对图1的第1计数器电路部10以及第2计数器电路部11，直接以及经由延迟调整电路13输出水平同步脉冲S101。
进而，视频显示装置520也可以用1个半导体集成电路构成，微机509和存储器506可以安装在其内部，也可以外挂连接。另外，微机509可以使用选台用的选台微机。
以下说明动作。
首先，用选择器503、504选择是进行地波模拟广播的接收，还是VCR(Video Casette Recorder)、DVD(Digital VersatileDisk)等的包系列介质的再生，或者数字广播的接收。首先，假设选择地波模拟广播的接收。用天线530接收到的地波模拟TV广播，用高频头501选择所需要的频道，把作为其解调输出把模拟复合视频信号以及声音解调信号，分别经由选择器503以及504输入到视频显示装置520以及声音处理装置511。
被输入到视频显示装置520中的模拟复合视频信号，用未图示的A/D转换部变换为数字信号输出到第1视频处理部505，该第1视频处理部505，根据与NTSC、PAL等的广播方式对应的频率的第1时钟进行Y/C分离和彩色解调等的视频信号处理。该视频信号处理后的Y信号以及色差信号经由第1视频处理部505内的选择器505a输出，该被输出的视频信号，被输入要变换为第2时钟的信号的存储器506。在存储器506中被变换为第2时钟的视频信号，用第2视频处理部507与第2时钟同步地进行显示处理，即，改变对比度和亮度增益等的画质改善处理，以及与视频信号的时钟同步以及向RGB信号的变换。从晶体振荡器505b得到的第1时钟，是被称为例如猝发锁存时钟等的，与猝发信号同步的时钟，对于对应广播方式确定其频率的方法，从PLL电路507a得到的第2时钟，是被称为水平行锁存时钟等的，与水平频率同步的时钟，根据监视器510的画面尺寸确定其频率。由该第2视频处理部507输出的RGB信号，用监视器510播放其影像。
另一方面，来自在选择器504中选择的高频头501的声音解调信号用声音处理部511进行声音信号处理，用扬声器512输出其声音。
另外，通过用选择器503、504选择外部视频输入531、外部音频输入532，可以选择来自与其连接的VCR、DVD等的再生模拟信号。这种情况下的动作和选择高频头501时一样。
当选择了数字广播译码器502的输出的情况下，该数字视频输出，因为在从数字广播译码器502输出时刻已经分离为Y信号以及色差信号，所以在第1视频处理部505中几乎不进行处理，直接通过其内部，经由第1视频处理部505内的选择器505a输出到存储器506。
该存储器506与图1的存储器107对应，由于通过存储器控制部508的控制，分多次写入、读出1水平行期间的视频信号，因而可以削减存储器107的容量比1水平期间的量少。
存储器控制部508由图1的第1计数器电路10、第2计数器电路11以及延迟调整电路103构成，根据广播方式，用选台微机等的微机509设定写入最大值限制器102以及读出最大值限制器105的限制值。进而，图1的插补电路106包含第1视频处理部505。
图11是展示该微机509的处理流程的图，在步骤S1(判定步骤)中，通过判别接收到的TV信号的广播方式，判别输入到第1视频处理部505中的数字视频信号的广播方式。该判断例如是判断垂直同步信号的频率是50Hz还是60Hz，是PAL方式还是NTSC方式，通过检测水平同步信号的频率，由细分PAL方式NTSC方式等的多个处理进行处理。另外，这些频率的判定，通过把从高频头501输出的同步信号(未图示)的输出输入到微机509进行。以下，在步骤S2(检索步骤)中，对每一广播方式检索表示预先算出的限制值(计数值的上限)的表，在步骤S3(设定步骤)中，把该检索到的限制值设置在第1、第2计数器电路部10、11的寄存器，即译码器102a、105a的限制值发生电路1026、1056中。
只要不变更广播方式该限制值设置1次即可，由此，存储器控制部508例如顺序产生图9所示的地址，把1水平行程度的数据多次写入比其少容量的存储器中，在第n次(n是1以上的整数)的写入一半结束时开始第n次读出，因为在同一存储器中第n+1次的数据上写进行一半时，第n次的读出结束，所以不会发生数据的超越或者被超越，可以灵活应用少的存储器容量从第1时钟向第2时钟进行数据变换。
由此，即使在接收多种广播方式的TV广播的情况下，在从第1时钟向第2时钟变换视频信号时，可以把用于该转换的存储器容量设置得比1水平期间还少的量。
这样，如果采用本实施方式2的电视接收机，则在电视接收机等的视频显示装置中，在从第1时钟向第2时钟转换视频信号时，可以把该转换用的存储器容量设置成比1水平期间的量还小，在可以缩小电路规模和电路面积，实现消耗功率的削减外，通过用微机变更写入到寄存器中的限制值，即使在接收不同广播方式的TV广播的情况下，也可以不变更电路构成。
进而，在本实施方式2中，是用微机变更写入到寄存器中的限制值，但这也可以用手动操作设定值。
另外，在上述的实施方式2中，以数字广播对应的地波模拟广播用的电视接收机为例说明，但也可以是地波模拟广播专用或者数字广播专用的电视接收机，进而，也可以是作为显示从外部输入的各种视频源的显示器的视频显示装置。
进而，从第1时钟向第2时钟的转换，也可以为了实现所谓的画中画而进行。
另外，在上述的实施方式1、2中，展示了第1、2计数器电路部进行增加计数的情况，但也可以进行减少计数。
可以把1水平期间等的规定期间的数据写入比其少容量的存储器，在视频显示装置等中，在转换数据的时钟等的情况下使用，适合于缩小该电路的规模。
权利要求
1.一种时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，其特征在于包含存储器，具有比存储规定期间的数据所需要的地址少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作；第1计数器电路部，计数上述第1时钟，如可以分多次把规定期间的数据写入上述存储器那样生成上述存储器的写入地址；第2计数器电路部，计数上述第2时钟，如可以分多次读出写入上述存储器的规定期间的数据那样生成上述存储器的读出地址。
2.一种时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，其特征在于包含存储器，具有比存储规定期间的数据所需要的地址少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作；第1计数器电路部，通过输入表示上述存储器的写入开始基准时间的写入开始基准信号开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，生成上述存储器的写入地址；第2计数器电路部，从表示上述存储器的读出开始基准时间的读出开始基准信号计数上述第2时钟，如可以分多次读出写入到上述存储器中的规定期间的数据那样，生成上述存储器的读出地址。
3.一种时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，其特征在于包含存储器，具有比存储规定期间的数据所需要的地址少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作；第1计数器电路部，通过输入表示上述存储器的写入开始基准时间的写入开始基准信号开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，生成上述存储器的写入地址；第2计数器电路部，从表示上述存储器的读出开始基准时间的读出开始基准信号计数上述第2时钟，如可以读出分多次被写入到上述存储器中的规定期间的数据那样，生成上述存储器的读出地址；延迟调整电路，延迟上述写入开始基准信号生成上述读出开始基准信号，可以调整延迟时间。
4.一种时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，其特征在于包含存储器，具有比存储规定期间的数据所需要的地址少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作；第1计数器电路部，通过输入表示上述存储器的写入开始基准时间的写入开始基准信号开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，生成在上述存储器的规定地址范围内重复增加或者减少的上述存储器的写入地址；第2计数器电路部，从表示上述存储器的读出开始基准时间的读出开始基准信号计数上述第2时钟，如可以读出分多次被写入到上述存储器中的规定期间的数据那样，生成在上述存储器的规定地址范围内重复增加或者减少的上述存储器的读出地址；延迟调整电路，延迟上述写入开始基准信号生成上述读出开始基准信号，可以调整延迟时间。
5.一种时钟变换装置，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换装置，其特征在于包含存储器，具有比存储规定期间的数据所需要的地址少的地址，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作；第1计数器电路部，通过输入表示上述存储器的写入开始基准时间的写入开始基准信号开始上述第1时钟的计数，如可以分多次把规定期间的数据写入上述存储器那样，在上述存储器的规定地址范围内重复增加或者减少，其中在上述每一规定期间内最后的增加或者减少在比上述规定地址范围内窄的地址范围内进行增加或者减少，从而生成上述存储器的写入地址；第2计数器电路部，从读出表示上述存储器的读出开始基准时间开始基准信号计数上述第2时钟，如可以读出分多次被写入到上述存储器中的规定期间的数据那样，在上述存储器的全部地址范围内重复增加或者减少，其中在上述每一规定期间内最后的增加或者减少在比上述规定的地址范围内窄的地址范围内进行增加或者减少，从而生成上述存储器的读出地址；延迟调整电路，延迟上述写入开始基准信号生成上述读出开始基准信号，可以调整延迟时间。
6.权利要求1至5任一项所述的时钟变换装置，其特征在于作为上述写入地址最大值的倍数使用在上述规定期间内用第1时钟取样的数据的取样数附近的写入地址数，并将其存储在上述存储器中，作为上述读出地址最大值的倍数使用用上述第2时钟取样的数据的取样数附近的读出地址数。
7.权利要求1至5任一项所述的时钟变换装置，其特征在于作为上述写入地址最大值的倍数使用在上述规定期间内用第1时钟取样的数据的取样数附近的写入地址数，并将其存储在上述存储器中，使用上述写入地址的最大值和最大值相等的读出地址数。
8.权利要求1至5的任一项所述的时钟变换装置，其特征在于上述规定期间是1水平同步期间。
9.权利要求1至5的任一项所述的时钟变换装置，其特征在于上述第1计数器电路包含，写入地址计数器，计数上述第1时钟，生成上述写入地址；写入最大值限制器，比较上述写入地址计数器输出的写入地址和可以设定的写入最大值，在该写入地址和写入最大值相等时复位上述写入地址计数器。
10.权利要求1至5的任一项所述的时钟变换装置，其特征在于上述第2计数器电路包含，读出地址计数器，计数上述第2时钟，生成上述读出地址；读出最大值限制器，比较上述读出地址计数器输出的读出地址和可以设定的读出最大值，在该读出地址和读出最大值相等时复位上述读出地址计数器。
11.一种时钟变换方法，是把与第1时钟同步的数据变换为与第2时钟同步的数据的时钟变换方法，其特征在于对于具有比存储规定期间的数据所需要的地址少的地址并且用写入用时钟和读出用时钟相互独立执行写入动作和读出动作的存储器，如分多次写入规定期间的数据那样根据上述第1时钟发生写入地址，如从上述存储器中分多次进行上述规定期间的数据读出那样根据上述第2时钟发生读出地址。
12.一种视频显示装置，其特征在于包含，第1视频处理部，对上述数字视频信号根据第1时钟进行第1视频处理；时钟变换部，把从该第1视频处理输出的数字视频信号从上述第1时钟变换为与第2时钟同步的数字视频信号；第2视频处理部，对从该时钟变换部输出的数字视频信号根据上述第2时钟进行第2视频处理；显示用设备，显示从该第2视频处理部输出的数字视频信号，上述时钟变换部包含，存储器，具有比从上述第1视频处理部输出的数字视频信号的1水平行还窄的容量，可以用写入用时钟和读出用时钟相互独立地执行写入动作和读出动作；存储器控制部，控制上述存储器，使得可以把从上述第1视频处理部输出的数字视频信号在每一水平行上分多次写入上述存储器，分多次读出写入到上述存储器中的每一水平行的数据。
13.权利要求12所述的视频显示装置，其特征在于上述存储器控制部包含，第1计数器电路，用表示上述存储器的写入开始基准时刻的写入开始基准信号的输入开始上述第1时钟的计数，如可以分多次把1水平行的数据写入上述存储器那样，生成上述存储器的写入地址；第2计数器电路部，根据表示上述存储器的读出开始基准时刻的读出开始基准信号计数上述第2时钟，如可以分多次读出写入上述存储器的1水平行的数据那样，生成上述存储器的读出地址。
14.一种视频显示装置的存储器地址设定方法，其特征在于该视频显示装置包含，第1视频处理部，对数字视频信号根据第1时钟进行第1视频处理；时钟变换部，把从该第1视频处理部输出的数字视频信号从上述第1时钟变换为与第2时钟同步的数字视频信号；第2视频处理部，对从该时钟变换部输出的数字视频信号根据上述第2时钟进行第2视频处理；显示用设备，显示从该第2视频处理部输出的数字视频信号，上述时钟变换部，对于具有比存储规定期间的数据所需要的地址少的地址，可以由写入用时钟和读出用时钟相互独立执行写入动作和读出动作的存储器，由第1计数器电路部，如分多次进行规定期间的数据写入那样，根据上述第1时钟发生写入地址，由第2计数器电路部，如从上述存储器中分多次读出上述规定期间的数据那样根据上述第2时钟产生读出地址，由此进行时钟变换，该方法包含，判别步骤，判别被输入到上述第1视频处理部中的数字视频信号的广播方式，检索步骤，根据由该判别步骤判别的广播方式，检索与该广播方式对应的上述第1、第2计数器电路的计数值的上限或者下限，设定步骤，把由该检索步骤检索的上述计数值的上限或者下限设定在上述第1、第2计数器电路部中。
全文摘要
本发明提供了时钟变换装置、时钟变换方法、视频显示装置及其存储器地址设定方法。现有技术中在水平方向压缩放大处理数字信号时需要可以保持水平1行期间的数据的1行存储器，存在电路规模增大的问题。本发明的时钟变换装置包括写入和读出可以独立动作的存储器(107)、控制写入地址的第1计数器电路部(10)、可以根据写入开始基准信号调整读出开始基准信号的延迟时间的延迟调整电路(103)、根据读出开始基准信号控制读出地址的第2计数器电路(11)，通过分多次写入视频同步期间内的数据，可以削减存储器(107)的容量，并可以延迟调整写入开始位置和读出开始位置。
文档编号H04N5/46GK1484438SQ03127770
公开日2004年3月24日 申请日期2003年8月12日 优先权日2002年8月12日
发明者谷川悟, 冈田伸隆, 隆 申请人:松下电器产业株式会社