专利名称：一种速率匹配器的制作方法
技术领域：
本实用新型属于数字通信领域，具体涉及串行数据在不同速率的传输信道上传输时的速率匹配装置。
背景技术：
在现有数据通信中，经常会遇到实际信息速率与信道传输速率不同的情况，这时必须进行速率匹配，现有技术中，使用硬件实现的速率匹配器，其采用的基本原理类似于时分多路复用技术，根据需要适配的速率种类选择恰当的帧结构，通过帧头添加电路给信息添加相应长度的帧头码，通过填充码产生电路在信息中插入适当的填充码，并通过软件控制，来实现信息速率到信道速率的匹配。帧头码用于帧定位，以便从帧结构中提取所需的信息码，同时完成同步监视和失步报错功能，而填充码可作为纠错码放置在帧结构中，完成信息码的检错纠错，但对于经数字编码的话音信息，信道误码带来的信息差错在一定范围内不会对话音带来太大的影响，因此填充码的纠错功能显得并不重要，而匹配器中采用传统的填充码产生电路(如BCH编码电路)给信息插入填充码，需要的软硬件资源大，实现较为困难。
发明内容
为了克服现有速率匹配器的缺点，节约软件和硬件的资源，本实用新型提供了一种速率匹配器，不仅不需要软件的参与，完全使用硬件实现，而且可靠性高，硬件资源占用也非常小。
该速率匹配器包括可编程门阵列(FPGA)，可编程门阵列(FPGA)加载电路，可编程门阵列(FPGA)加载电缆，m序列码产生电路，m序列码解码电路，电源电路；可编程门阵列(FPGA)加载电缆连接至可编程门阵列(FPGA)加载电路，可编程门阵列(FPGA)加载电路和电源电路都连接在可编程门阵列(FPGA)上，m序列码产生电路和m序列码解码电路与可编程门阵列(FPGA)互连。其中可编程门阵列包括发送(将信息传送到信道)和接收(将信道信息还原为原信息)两部分功能模块；发送功能模块包括与外部接口相连的先入先出存贮器(FIFO)，连至二选一选择器，二选一选择器连至输出电路，控制电路连至二选一电路和读使能电路，读使能电路连至先入先出存贮器；接收功能模块包括与外部接口相连的移位寄存器，连至选择器，选择器与开关电路和选择器控制电路相连，帧定位电路与选择器控制电路、开关、信息码流提取电路、先入先出存贮器及外部m序列解码电路相连，信息码流提取电路和先入先出存贮器相连，先入先出存贮器连至外部接口。
根据信息和信道的速率差，按一定的帧格式，当将信息速率匹配到信道速率时，通过m序列码产生电路在信息帧头中连续插入m序列码，实现速率匹配，当将信道速率匹配到信息速率时，通过m序列码解码电路，进行m序列码的帧同步识别，在完成帧同步后提取所需的信息码。由于发送端连续不断地发送m序列码的帧头，一旦接收端出现帧失步，能迅速重新开始帧同步搜索，建立帧同步。
本实用新型通过m序列码产生电路和m序列码解码电路给信息添加m序列码，既作为帧头又作为填充码，减少了硬件资源的需求，通过可编程门阵列(FPGA)进行控制，达到速率匹配，不需要软件的参与，节约了软件资源，实现简单、快捷、方便。
图1是速率匹配器的电路模块图图2是图1中FPGA发送(将信息传送到信道)功能模块图图3是16kbps速率匹配到19.2kbps速率的信息帧结构图图4是图1中FPGA接收(将信道信息还原为原信息)功能模块图图5是图2的具体逻辑电路图图6是图5中RD_ENMOUDLE模块的逻辑电路图图7是图4的具体逻辑电路图图8是速率匹配器的电路原理图具体实施方式
以下结合附图给出本实用新型的具体实施方式
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图1给出了速率匹配器的电路模块图，图中FPGA加载电缆采用XILINX公司的串口下载电缆，连接在FPGA加载电路上，主要功能是将FPGA的设计程序从计算机的并口下载到FPGA加载电路上；FPGA加载电路采用XILINX公司的XC18V02芯片，是一块电可擦除的存贮器芯片，连到FPGA上，主要功能是存贮从计算机下载的FPGA设计程序，并在上电时将程序下载到FPGA中；FPGA采用XILINX公司的XC2S150芯片，主要完成一些逻辑电路的设计和控制；m序列码产生电路与FPGA互连，主要功能是产生m序列码，产生的m序列码为“1/000011101100101/0”的循环码流，一方面，FPGA产生一个时钟给m序列码产生电路以便产生m序列码，另一方面，m序列码产生电路产生m序列码给FPGA；m序列码解码电路也与FPGA互连，FPGA将时钟和信息数据传送给m序列码解码电路，m序列码解码电路确定收到的码字是否是m序列码，并将解码的结果反馈给FPGA，提供是否帧同步判断的依据；电源电路连在FPGA上，采用MICREL公司的MIC29500和MIC29502芯片，提供FPGA所需的内核电压(+2.5V)和工作电压(+3.3V)。
图2给出了图1中FPGA中将信息速率匹配到信道速率的发送部分功能模块结构，包括与外部接口相连的先入先出存贮器，连至二选一选择器，二选一选择器连至输出电路，控制电路连至二选一电路和读使能电路，读使能电路连至先入先出存贮器。下面以16kbps速率匹配到19.2kbps速率为例来描述图3的工作过程(图3中虚线箭头为信息码流的走向，虚线框为外部电路和外部接口)。首先，16kbps的信息码流被送入先入先出缓存器(FIFO)进行缓存，因为先入先出缓存器(FIFO)的读时钟(19.2kbps)快于先入先出缓存器(FIFO)的写时钟(16kbps)，读使能电路控制先入先出缓存器(FIFO)的读操作，前一个读时钟不使能读操作，后5个读时钟才使能读操作，依此往复循环，使先入先出缓存器(FIFO)不会在某个时候为空，读出的数据被送到二选一选择器；控制电路控制二选一选择器的开关，前一个读时钟，二选一选择器选择m序列码的一个码字，后5个读时钟，二选一选择器选择从FIFO里读出的信息码流，这样，信道上的码流就是一个m序列码的码字和5个信息码组成的交织码流，其数据帧结构见图3，每隔5bit信息码插入1bit的m序列码。
图5给出了图2的具体逻辑电路，其中的设计工具采用XILINX公司的开发工具foundation4.1。主要由4个模块和一些TTL电路组成，包括ASYN_FIFO模块、M2_1二选一模块、RD_ENMOUDLE模块、PIPEI11模块。ASYN_FIFO模块的主要功能是对信息进行暂时的缓存；M2_1二选一模块是选择数据线；RD_ENMOUDLE模块控制ASYN_FIFO模块的读操作；PIPEI11模块的主要功能是按照一定的时序关系将数据输出到信道上，同时产生一个信号作为m序列产生电路的时钟，并且这个信号还要去控制M2_1二选一模块和RD_ENMOUDLE模块。
图6给出了图5中RD_ENMOUDLE模块的逻辑电路。此模块的主要功能是控制ASYN_FIFO模块的读操作，此模块主要由一个二选一控制器来选择ASYN_FIFO模块什么时候能够读数据，什么时候不能读数据。
图4给出了FPGA将信道速率匹配到信息速率的接收部分功能模块图，包括与外部接口相连的移位寄存器，连至选择器，选择器与开关电路和选择器控制电路相连，帧定位电路与选择器控制电路、开关、信息码流提取电路、先入先出存贮器以及外部m序列解码电路相连，信息码流提取电路和先入先出存贮器相连，先入先出存贮器连至外部接口。下面以19.2kbps速率匹配到16kbps速率为例来描述图5的工作过程(图5中虚线箭头为信息码流的走向，虚线框为外部电路和外部接口)。首先，信道码流经过一个6bit宽度的移位寄存器将串行数据流变为并行数据流，并行数据流的每根数据线做为6选1选择器的输入，6选1选择器根据选择器控制电路的控制选中一条数据线做为输出，输出的数据流一方面传给m序列码解码电路，另一方面传给信息码流提取电路的开关电路；m序列码解码电路的时钟为19.2kbps的1/6，为3.2kbps，这样就保证了m序列码解码电路的时钟只能采样输出数据流的1/6；如果采样到的数据恰好为m序列码，经过解码后，其解码输出结果应为连续的“1”，如果采样到的数据不为m序列码，经过解码后其输出结果为“0”，并且将解码结果做为帧定位电路的输入，帧定位电路实际上是一个初始值等于8的可逆计数器，此计数器按照其输入的每个“0”递减计数，同时也按照其输入的每8个“1”递增计数(即每收到8个“1”，可逆计数器的值加1)，当此计数器减到0时，判断系统为帧失步，失步标志促使选择器的控制电路重新选择6选1选择器的另一条数据线做为输入，m序列码解码电路重新开始解码；当此计数器大于15时，判断系统为帧同步，当此计数器增加到256时，递增计数器按照另外一种频率(每收到12个“1”，可逆计数器的值加1)递增计数，系统一直处于帧同步状态；检测到帧同步标志后，将帧同步标志送到信息提取电路中做为信息提取电路的使能信号，同时做为一个开关将数据流放到信息提取电路的数据线上，信息提取电路根据时钟和使能信号提取有效的信息，去掉添加的m序列码字，将有效信息送到先入先出缓存器(FIFO)中，通过控制“写使能”信号将有效信息写到FIFO中，因为读时钟(16kbps)慢于写时钟(19.2kbps)，所以要通过“写使能”控制信号来控制什么时候写有效，什么时候写无效，本设计中，每6个写时钟中，1个为无效写，5个为有效写，写进来的5个数据被读时钟的5个时钟读走，这样才能保证FIFO里的数据不会溢出，从FIFO里读出来的数据就是从发送端送过来的数据，从而成功的完成了数据在不同于信息速率的信道上的传输，达到了速率匹配的目的。
图7给出了图1中FPGA接收部分的具体逻辑电路，图中的设计工具同样采用XILINX公司的开发工具foundation4.1，主要由7个模块和一些TTL电路、集成电路组成，包括6FENPIN模块、SIXBIT_SHIFTREG模块、COUNTER6模块、M6_1EN模块、SYN1模块、PIPEI2模块、ASYN_FIFO模块；6FENPIN模块的主要功能是对时钟进行分频；SIXBIT_SHIFTREG模块的主要功能是串并转换，将串行数据流变为并行数据；COUNTER6模块控制M6_1EN模块的选择信号；M6_1EN模块的主要功能是选择数据线；SYN1模块的主要功能是完成帧定位；PIPEI2模块的主要功能是按照一定的时序关系将数据输出；ASYN_FIFO模块的主要功能是对数据进行存贮。
该速率匹配器的具体电路电线连接请参见图8。
权利要求1.一种速率匹配器，其特征在于，包括，可编程门阵列(FPGA)，可编程门阵列(FPGA)加载电路，可编程门阵列(FPGA)加载电缆，m序列码产生电路，m序列码解码电路，电源电路；可编程门阵列(FPGA)加载电缆连至可编程门阵列(FPGA)加载电路，可编程门阵列(FPGA)加载电路和电源电路都连至可编程门阵列(FPGA)上，m序列码产生电路和m序列码解码电路与可编程门阵列(FPGA)互连。
2.根据权利要求1所述的速率匹配器，其特征在于其中可编程门阵列包括发送(将信息传送到信道)和接收(将信道信息还原为原信息)两部分功能模块；发送功能模块包括与外部接口相连的先入先出存贮器(FIFO)，连至二选一选择器，二选一选择器连至输出电路，并与外部m序列码产生电路相连，控制电路连至二选一电路和读使能电路，读使能电路连至先入先出存贮器；接收功能模块包括与外部接口相连的移位寄存器，连至选择器，选择器与开关和选择器控制电路相连，帧定位电路与选择器控制电路、开关电路、信息码流提取电路、先入先出存贮器(FIFO)以及外部m序列解码电路相连，信息码流提取电路连至先入先出存贮器，先入先出存贮器连至外部接口。
专利摘要一种速率匹配器，具体涉及串行数据在不同速率的传输信道上传输时的速率匹配装置，用于解决实际信息速率与不同信道传输速率间的匹配问题，包括可编程门阵列(FPGA)，可编程门阵列(FPGA)加载电路，可编程门阵列(FPGA)加载电缆，m序列码产生电路，m序列码解码电路，电源电路，通过在信息码中添加m序列码既作为帧头又作为填充码，通过可编程门阵列(FPGA)进行控制，实现信息速率到信道速率的匹配，不需要软件的参与，占用的硬件资源少，实现起来简单、快捷、方便。
文档编号H04L29/02GK2676507SQ20032010444
公开日2005年2月2日 申请日期2003年12月17日 优先权日2003年12月17日
发明者蒋艳辉 申请人:中国电子科技集团公司第三十研究所