专利名称：通信系统中发送/接收检错信息的设备和方法
本申请是申请日为2002年10月25日、申请号为02804564.5、题为“通信系统中发送/接收检错信息的设备和方法”的专利申请的分案申请。
背景技术：
1.发明领域本发明一般涉及用于分组数据发送的通信系统，尤其涉及在发送和接收发送信息之前，把检错信息附加在发送信息上的设备和方法。
2.相关技术描述IS-2000CDMA(码分多址)移动通信系统-典型的移动通信系统只支持语音服务。但是，随着通信技术的发展，并且，应用户的要求，未来移动通信系统将既支持语音服务，又支持数据服务。
支持包括语音和数据服务在内的多媒体服务的移动通信系统利用相同的频带把语音服务提供给数个用户。并且，移动通信系统通过TDM(时分多路复用)或TDM/CDM(时分多路复用/码分多路复用)支持数据服务。TDM是在指定给特定用户的一个时隙内指定一个代码的技术。TDM/CDM是数个用户同时使用一个时隙的技术。用户通过指定给用户的唯一代码(例如，诸如沃尔什码之类的正交码)来标识。
移动通信系统包括用于分组数据发送的分组数据信道(PDCH)和用于有效发送分组数据的分组数据控制信道(PDCCH)，例如，辅助分组数据控制信道(SPDCCH)。分组数据是在分组数据信道上发送的。通过广播发送分组数据是以物理层分组(PLP)为单位进行的。物理层分组的长度在每次发送都是不同的。分组数据控制信道发送使接收器能够有效接收分组数据所需的控制信息序列。控制信息序列的长度随分组数据的长度而改变。因此，接收器通过估计控制信息序列的长度，可以确定分组数据的可变长度。控制信息序列的长度通过盲时隙检测(BSD)来估计。
图1显示了本发明所应用的移动通信系统中分组数据控制信道发送器的结构。参照图1，假设分组数据控制信道输入序列，或在分组数据控制信道上发送的控制信息序列每N个时隙(N＝1，2，或4)具有13个位。应该注意到，包含在控制信息序列中的位数与控制信息序列的长度无关，并且，不局限于13。在分组数据控制信道上发送的控制信息序列的长度取决于分组数据的长度。例如，如果分组数据是1-时隙长度，2-时隙长度，4-时隙长度，或8-时隙长度，那么，控制信息序列具有从1-时隙长度，2-时隙长度，和4-时隙长度中选择出来的一个。对于具有1-时隙长度的分组数据，发送具有1-时隙长度的控制信息序列。对于具有2-时隙长度的分组数据，发送具有2-时隙长度的控制信息序列。对于具有4-时隙长度的分组数据，发送具有4-时隙长度的控制信息序列。对于具有8-时隙长度的分组数据，发送具有4-时隙长度的控制信息序列。即使对于具有8-时隙长度的分组数据也发送具有4-时隙长度的控制信息序列的理由是防止前置码长度过分增加。
检错位由检错位附加器110附加在在分组数据控制信道上发送的控制信息序列上。检错位附加器110将检错位附加在控制信息序列上，以便接收器可以检测控制信息序列上的检错位。例如，检错位附加器110把8个检错位附加在13-位控制信息序列上，生成21-位控制数据序列。CRC(循环冗余码)发生器是检错位附加器110的典型例子。CRC发生器通过用CRC编码输入控制信息序列，生成控制数据序列，或附加了CRC信息的控制信息序列。如果CRC发生器生成的冗余位的数目增加了，那么，检测发送错误的能力也将增加。但是，用于控制信息序列的冗余位的数目的增加将降低功率效率。因此，一般说来，8个CRC位用作检错位。
末标位附加器120把末标位附加在从检错位附加器110输出的控制数据序列上。卷积编码器130利用卷积码编码末标位附加器120的输出，并且，输出编码码元。例如，为了卷积编码器130进行卷积编码，末标位附加器120附加均为0的8个末标位，输出29-位信息。卷积编码器130以编码率1/2卷积编码具有1-时隙长度的控制信息序列，和以编码率1/4卷积编码具有2-时隙长度的控制信息序列和具有4-时隙长度的控制信息序列。以编码率1/4卷积编码的控制信息序列中码元个数是以编码率1/2卷积编码的控制信息序列中码元个数的两倍。码元重复器140重复输出通过卷积编码具有4-时隙长度的控制信息序列获得的码元，以便通过卷积编码具有4-时隙长度的控制信息序列获得的码元的个数是通过卷积编码具有2-时隙长度的控制信息序列获得的码元的个数的两倍。结果是，码元重复器140输出58N(N＝1，2或4)个码元。
收缩器150收缩码元重复器140的输出码元当中的10N个码元，以便使性能变差降到最低程度和实现适当的速率匹配。因此，收缩器150输出48N个码元。交织器160交织收缩器150的输出码元。使用交织器150的理由是通过交织(或置换)码元的顺序，降低突发错误概率，以便解决卷积编码引起的突发错误问题。位反转交织器(BRI)-一种块交织器可用作交织器160。BRI增加相邻码元之间的区间，以便交织码元序列的前一半由偶编号码元组成和交织码元序列的后一半由奇编号码元组成。调制器170利用QPSK(正交相称键控)调制，调制交织器160交织的码元，并且，生成用于发送的调制码元。
图2显示了根据现有技术的、如图1所示的检错位附加器110的结构。图2所示的是将8个CRC位附加在输入控制信息序列上的CRC发生器的例子。
参照图2，检错位附加器110包括数个寄存器211-218、数个加法器221-224，切换器SW1-SW3、输出加法器225、和初始值控制器230。当发送长度为1、2、和4个时隙的分组数据时，初始值控制器230把寄存器211-218的值初始化成“1”。另一方面，当发送长度为8个时隙的分组数据时，初始值控制器230把寄存器211-218的值初始化成“0”。由于与具有4-时隙长度的分组数据相对应的控制信息序列的长度和与具有8-时隙长度的分组数据相对应的控制信息序列的长度两者都等于4个时隙，所以，尽管接收器估计出控制信息序列的长度，但它不能从控制信息序列的长度中识别出分组数据的长度。因此，当检错位附加器110为与具有4-时隙长度的分组数据相对应的控制信息序列和与具有8-时隙长度的分组数据相对应的控制信息序列生成冗余位(或检错位)时，初始值控制器230像如上所述那样，把寄存器211-218的初始值设置成不同值，以便接收器可以通过解码，识别发送了具有4-时隙长度的分组数据还是具有8-时隙长度的分组数据。在初始化了存器211-218的值之后，由输出加法器225对输入控制信息序列的每个位与通过右移寄存器211-218的值获得的值之间进行二进制运算，并且，提供运算结果值，作为输出控制数据序列。在这种运算期间，把所有切换器SW1-SW3都切换到它们的上端点。在对13-位控制信息序列的所有位进行了上述运算之后，把所有切换器SW1-SW3都切换到它们的下端点，因此，把值“0”提供给切换器SW1和SW2。此后，通过移位寄存器值达冗余位的个数8那么多次，附加8个冗余位。
图3显示了根据现有技术的分组数据控制信道接收器的结构，和图4显示了当图3所示的接收器检测控制信息序列时使用的时隙的长度和位置。具体地说，图3显示了通过BSD(盲时隙检测)检测在分组数据控制信道上发送的控制信息序列，来检测分组数据的长度的接收器的结构。接收器对应于其中CRC发生器用作检错位附加器的分组数据控制信道发送器。接收器包括与发送器中的CRC发生器相对应的CRC检验器。
参照图3，接收器包括检测分组数据的长度的4个接收处理块310-340。接收处理块310是处理与具有1-时隙长度的分组数据相对应的、具有1-时隙长度的控制信息序列的方块，接收处理块320是处理与具有2-时隙长度的分组数据相对应的、具有2-时隙长度的控制信息序列的方块，接收处理块330是处理与具有4-时隙长度的分组数据相对应的、具有4-时隙长度的控制信息序列的方块，和接收处理块340是处理与具有8-时隙长度的分组数据相对应的、具有4-时隙长度的控制信息序列的方块。
在接收处理块310-340中，解交织器312、322、332和342进行解交织达相应时隙长度那么多，和扩展器314、324、334和344根据相应时隙长度，进行扩展。在用于具有4-时隙长度的控制信息序列的接收处理块330和340中，码元组合器335和345进行图1所示的码元重复器140进行的码元重复的相反操作的、对2个相邻码元的码元组合。在在接收处理块310和320中进行扩展和在接收处理块330和340中进行码元组合之后，接收处理块310-340中的卷积解码器316、326、336和346进行卷积解码。用于具有1-时隙长度的控制信息序列的卷积解码器316以编码率1/2卷积解码扩展器314的输出。用于具有2-时隙长度的控制信息序列的卷积解码器326以编码率1/4卷积解码扩展器324的输出。同样，用于具有4-时隙长度的控制信息序列的卷积解码器336和346以编码率1/4分别卷积解码码元组合器335和345的输出。在接收处理块310-340的最后级中，安排了CRC检验器318、328、338和348。CRC检验器318、328、338和348分别对卷积解码器316、326、336和346卷积解码的码元进行CRC检验。通过CRC检验器318、328、338和348的CRC检验，确定在发送器发送的控制信息序列中是否存在CRC错误。在CRC检验期间，CRC检验器318、328、338和348使用如结合图2所述的、事先确定的初始值“1”或“0”。也就是说，CRC检验器318通过将解码器寄存器的初始值设置成“1”，检测CRC错误，CRC检验器328通过将解码器寄存器的初始值设置成“1”，检测CRC错误，CRC检验器338通过将解码器寄存器的初始值设置成“1”，检测CRC错误，和CRC检验器348通过将解码器寄存器的初始值设置成“0”，检测CRC错误。分组长度检测器350根据接收处理块310-340的接收处理结果，检测分组数据的长度。这里，4个接收处理块310-340可以借助于物理分离的接收处理块或利用不同接收参数的单个接收处理块来实现。
在图3所示的接收器中，作为CRC解码的结果，如果三个接收处理块存在错误和一个接收处理块不存在错误，那么，断定发送了达与无错误接收处理块相对应的长度那么多的分组数据。但是，如果报告两个或更多个接收处理块没有错误或所有接收处理块都没有错误，那么，不可能确定哪一个发送了控制信息序列，致使无法接收分组数据。
通过BSD检测控制信息序列的接收器在检测2-时隙控制信息序列和与4-时隙分组数据相对应的4-时隙控制信息序列的过程中存在如下问题。
参照图1，2-时隙控制信息序列和与4-时隙分组数据相对应的4-时隙控制信息序列具有相同的CRC寄存器的寄存器初始值，并且，由通过具有编码率1/4的卷积码编码。接着，4-时隙控制信息序列经历码元重复，从而使码元数加倍，而2-时隙控制信息序列不经历码元重复。此后，2-时隙控制信息序列的编码码元码元和4-时隙控制信息序列的编码码元序列经历收缩和交织。
当4-时隙控制信息序列经历BRI交织时，尽管2-时隙控制信息序列和4-时隙控制信息序列具有不同的收缩模式，但是，相当大一部分码元重复信息被单独插入前面两个时隙和最后两个时隙中。因此，如果如图3所示、用于2-时隙控制信息序列的接收处理块320接收发送的4-时隙控制信息序列，那么，可以断定，没有CRC错误地正确接收到4-时隙控制信息序列。例如，当发送4-时隙控制信息序列时，用于2-时隙控制信息序列的接收处理块320中的卷积解码器326和用于4-时隙控制信息序列的接收处理块330中的卷积解码器336生成相同数目(10000个)的解码码元。换句话说，在通过实验获得的表1中，在CRC合格的2(1)和4(1)上，相同CRC解码结果被显示在SPDCCH(CRC)的第4(1)行中。这样，在CRC解码期间，会断定没有错误。结果是，不可能确定分组数据的长度。
即使发送2-时隙控制信息序列，也会出现相同的问题。当发送2-时隙控制信息序列时，用于4-时隙控制信息序列的接收处理块330接收与有关前两个时隙或噪声的信息组合在一起的、有关2-时隙控制信息序列的信息。由于用于2-时隙控制信息序列的交织模式和收缩模式与用于4-时隙控制信息序列的交织模式和收缩模式类似，所以，即使对2-时隙控制信息序列的CRC解码由用于4-时隙控制信息序列的接收处理块330来执行，也会断定没有错误。例如，当发送2-时隙控制信息序列时，用于2-时隙控制信息序列的接收处理块320中的卷积解码器326和用于4-时隙控制信息序列的接收处理块330中的卷积解码器336生成几乎相同数目(10000和7902个)解码码元。换句话说，在表1中，在CRC合格的2(1)和4(1)上，几乎相同的CRC解码结果被显示在SPDCCH(CRC)的第2(1)行中。这样，在CRC解码期间，会断定没有错误。结果是，不可能确定分组数据的长度。
另外，由于卷积解码器326和336的输出彼此相同(或几乎相同)，所以，在用于2-时隙控制信息序列的接收处理块320和用于4-时隙控制信息序列的接收处理块330上也同样接收接收控制信息序列的信息位，例如，指示把控制信息序列发送给他的用户的信息位，或重新发送相关信息位。因此，尽管使用了控制信息序列中的信息位，但是，不可能区分控制信息序列的时隙长度。结果是，不可能确定分组数据的长度。
这样的问题显示在表1中。表1显示了在无噪声状态下，发送具有1(1)、2(1)、4(1)和4(0)的时隙长度的每个控制信息序列10000次获得的模拟结果。这里，括号中的“1”和“0”指的是把CRC发生器中的所有寄存器初始化成它的初始值。通过计算机模拟获得的结果值包括成功检测概率Pd、把不正确时隙长度识别成正确时隙长度的假概率Pfa、把正确时隙长度误认为不正确时隙长度的误概率Pm、和假概率Pfa和误概率Pm之和的错误概率Pe。从表1中可以看出，检测由2(1)时隙和4(1)时隙组成的控制信息帧的错误概率Pe异常高。
表1
发明概述因此，本发明的一个目的是提供一种在通信系统中，把检错信息附加在发送信息上的设备和方法。
本发明的另一个目的是提供一种在通信系统中，把相应检错信息附加在具有不同长度的发送信息块上的设备和方法。
本发明的又一个目的是提供一种在用于发送分组数据的通信系统中，把检错信息附加在分组数据的控制信息上的设备和方法。
本发明的又一个目的是提供一种在用于发送分组数据的通信系统中，接收分组数据的控制信息和分析接收的控制信息的设备和方法。
本发明的又一个目的是提供一种在用于发送分组数据的通信系统中，通过BSD(盲时隙检测)有效估计在分组数据控制信道上发送的控制信息帧的长度的控制信息帧收发设备方法。
根据本发明的第一方面，提供了为确定发送的数据序列的长度而生成检错信息位的设备。该设备应用在可以通过数据信道，发送具有不同长度的至少两个数据序列，和通过数据控制信道，发送具有与数据序列相同的长度的控制数据序列的通信系统中。控制数据序列包括指示与每个数据序列有关的信息的控制信息序列、和检测控制信息序列的错误的检错信息位序列。该设备还包括数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同。数个加法器排列在寄存器之间的路径中通过预定生成多项式确定的路径上。每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果。配备运算器是为了在接收控制信息序列期间，通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，运算器把生成的反馈位序列提供给加法器。在接收输入信息序列完成之后，运算器把预置输入位依次加入最后寄存器的输出位中，输出相加结果，作为检错信息位序列。初始值控制器把为两个数据序列独立确定的两个初始值的所选那一个提供给寄存器。
根据本发明的第二方面，提供了通过把检错信息位序列附加在第一信息序列或第二信息序列的输入信息序列上，生成发送信息序列的设备。该设备应用在在发送之前，以预定编码率编码具有第一长度的第一信息序列，或在F-次重复发送之前，以预定编码率编码具有F倍(F是2的倍数)于第一长度的第二长度的第二信息序列的通信系统中。该设备包括数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同。数个加法器排列在寄存器之间的路径中通过预定生成多项式确定的路径上。每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果。配备运算器是为了在接收控制信息序列期间，通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，把生成的反馈位序列提供给加法器，和输出输入信息序列，作为发送信息序列。在接收输入信息序列完成之后，运算器把预置输入位提供给加法器，把预置输入位依次加入最后寄存器的输出位中，从而，生成检错信息位序列，并且，输出检错信息位序列，作为发送信息序列。初始值控制器把为第一信息序列和第二信息序列独立确定的两个初始值的所选那一个提供给寄存器。
根据本发明的第三方面，提供了检验接收控制数据序列的错误，以检测在数据信道上发送的数据序列的长度的设备。该设备应用在包括可以通过数据信道，发送具有不同长度的至少两个数据序列，和通过数据控制信道，发送具有与数据序列相同的长度的控制数据序列的发送器的通信系统中。控制数据序列含有指示与每个数据序列有关的信息的控制信息序列、和检测控制信息序列中的错误的检错信息位序列。该通信系统还包括接收来自发送器的、在数据信道上发送的数据序列和来自发送器的、在数据控制信道上发送的控制数据序列的接收器。该设备包括数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同。数个加法器排列在寄存器之间的路径中通过预定生成多项式确定的路径上。每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果。配备运算器是为了在接收控制信息序列期间，通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，把生成的反馈位序列提供给加法器。在接收控制信息序列完成之后，运算器把预置输入位依次加入最后寄存器的输出位中，输出相加结果，作为接收检错信息位序列。初始值控制器把为两个数据序列独立确定的两个初始值的所选那一个提供给寄存器。错误判决块将接收检错信息位序列与对应于所选初始值的检错信息位序列相比较，从而确定错误的存在与否。
根据本发明的第四方面，提供了在包括在发送之前，以预定编码率编码具有第一长度的第一信息序列，或在F-次重复发送之前，以预定编码率编码具有F倍(F是2的倍数)于第一长度的第二长度的第二信息序列的发送器的通信系统中，检验接收信息序列的错误的设备。该发送器还把检错信息位序列附加在第一信息序列或第二信息序列上，并且，发送结果，作为发送信息序列。该通信系统还包括接收来自发送器的信息序列的接收器。该设备包括数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同。数个加法器排列在寄存器之间的路径中通过预定生成多项式确定的路径上。每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果。配备运算器是为了在接收控制信息序列期间，通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，把生成的反馈位序列提供给加法器。在接收接收信息序列完成之后，运算器把预置输入位提供给加法器，把预置输入位依次加入最后寄存器的输出位中，并且，输出相加结果，作为接收检错信息位序列。初始值控制器把为第一信息序列和第二信息序列独立确定的两个初始值的所选那一个提供给寄存器。错误判决块将接收检错信息位序列与对应于所选初始值的检错信息位序列相比较，从而确定错误的存在与否。
附图简述通过结合附图，进行如下详细描述，本发明的上面和其它目的、特征和优点将更加清楚，在附图中图1显示了本发明所应用的移动通信系统中分组数据控制信道发送器的结构；
图2显示了根据现有技术的、如图1所示的检错位附加器的结构；图3显示了根据现有技术的分组数据控制信道接收器的结构；图4显示了当图3所示的接收器检测控制信息序列时使用的时隙的长度和位置；图5显示了根据本发明实施例的检错信息附加器的结构；图6显示了根据本发明实施例的分组数据控制信道接收器的结构；和图7显示了根据本发明实施例的、检测接收位中的错误的设备的结构。
优选实施例详述下文参照附图描述本发明的优选实施例。在如下的描述中，对那些众所周知的功能或结构将不作详细描述，否则的话，本发明的重点将不突出。
在如下的描述中，本发明提供了在发送具有不同长度的至少两个分组数据序列的移动通信系统中，发送和接收用于控制分组数据序列的控制数据的分组数据控制信道收发器。这里，假设控制数据包括指示与发送分组数据有关的信息的控制信息序列(例如，前置码)，和分组数据控制信道是辅助分组数据控制信道(SPDCCH)。根据本发明实施例的发送器包括检错信息附加器，用于在发送之前，把用于检错的信息位序列附加在控制信息序列上，以便接收器可以确定是否正确地接收到发送的控制数据。在本发明的实施例中，CRC(循环冗余校验码)发生器通常用作检错信息附加器。根据本发明实施例的接收器包是BSD(盲时隙检测)接收器，用于接收从发送器发送的控制数据，和根据接收的控制数据，确定分组数据的长度。根据本发明实施例的发送器和接收器不仅可以应用于移动通信系统，而且可以应用于发送包括如下序列的数据序列的通信系统(i)指示与为了有效发送数据序列而发送的数据和数据发送格式有关的信息的控制信息序列；和(ii)检测控制信息序列中的错误的检错信息位序列。
为了区分具有由传统分组数据控制信道的结构问题引起的不同长度的控制信息序列(或控制信息帧)，本发明的优选实施例提供了改进的CRC发生器和纠正在通过BSD接收的控制信息帧中生成的错误的BSD接收器。本发明的实施例不仅在具有相同长度的控制信息帧中，而且在具有不同长度的控制信息帧中设置CRC发生器的不同寄存器初始值，从而，纠正在通过BSD接收的控制信息帧中生成的错误。也就是说，与在如，例如，图3所示的用于具有不同长度的控制信息帧的接收处理块中，卷积解码器的输出变得彼此相同的现有技术不同，本发明把CRC发生器的寄存器设置成不同初始值，以便只有一个接收处理块可以断定CRC解码器没有错误，从而，可以确定控制信息帧的长度。
用在本说明书中的术语“控制信息帧”、“检错位”、“控制信息”、和“分组数据”分别对应于用在，例如，权利要求书中的“控制信息序列”、“检错信息序列”、“控制数据序列”、和“数据序列”。
图5显示了根据本发明实施例的检错信息附加器的结构。检错信息附加器构成图1的检错位附加器110，和取代图2所示的CRC发生器。只有当控制信息帧具有相同长度时，即，当用于4-时隙分组数据的控制信息帧和用于8-时隙分组数据的控制信息帧二者都具有4个时隙的长度时，图2的CRC发送器才把它的寄存器设置成不同初始值。但是，如图5所示的根据本发明的CRC发生器不管控制信息帧的长度是多少，为支持具有不同长度的分组数据的控制信道的控制信息帧设置寄存器的不同初始值。例如，当把8个检错位附加在控制信息帧上时，构成CRC发生器的8个寄存器被任意设置成“1”或“0”。当用十进制数表示初始值时，把8个寄存器设置成在0到255(＝28-1)之间的十进制初始值。也就是说，如果把构成CRC发生器的寄存器的个数(或用于检错的冗余信息位的个数)定义为“m”，那么，可以把CRC发送器中的寄存器的初始值设置成0到2m-1之间的十进制值。例如，可以把分别用在发送用于1-时隙分组数据的1-时隙控制信息帧、用于2-时隙分组数据的2-时隙控制信息帧、用于4-时隙分组数据的4-时隙控制信息帧、和用于8-时隙分组数据的4-时隙控制信息帧的时候的、CRC发生器中的寄存器的初始值N1、N2、N3和N4设置成0和255之间的值。可以把N1、N2、N3和N4设置成不同值。可选地，可以把N1设置成与N2、N3或N4相同。这是因为，只把在传统CRC发生器中没有解决的N2和N3设置成不同值是允许的。当然，可以把N1-N4值设置成固定值。
参照图5，根据本发明实施例的检错信息附加器包括数个寄存器211-218、数个加法器221-224，切换器SW1-SW3、输出加法器225、和初始值控制器400。当发送具有1-时隙长度的分组数据时，初始值控制器400把寄存器211-218的值初始化成N1。当发送具有2-时隙长度的分组数据时，初始值控制器400把寄存器211-218的值初始化成N2。当发送具有4-时隙长度的分组数据时，初始值控制器400把寄存器211-218的值初始化成N3。当发送具有8-时隙长度的分组数据时，初始值控制器400把寄存器211-218的值初始化成N4。
在寄存器211-218的值被初始化之后，输出加法器225在输入控制信息序列的每个位与通过右移寄存器211-218的值最后从寄存器218获得的值之间进行二进制运算(或异或运算或模-2运算)，并且，生成运算结果值，作为反馈位序列。提供生成的反馈位序列，作为寄存器211-218当中最前寄存器211的输入和加法器221-224的输入。在这种运算期间，把所有切换器SW1-SW3都切换到它们的上端点。在对13-位控制信息序列的所有位进行了上述运算之后，把所有切换器SW1-SW3都切换到它们的下端点，因此，把值“0”提供给切换器SW1和SW2。此后，通过移位寄存器值达冗余位的个数8那么多次，附加8个冗余位。
根据本发明实施例的检错信息附加器被设计成解密传统CRC发生器存在的问题。也就是说，即使发送了指示具有2-时隙长度的分组数据被发送的具有2-时隙长度的控制信息帧和发送了指示具有4-时隙长度的分组数据被发送的具有4-时隙长度的控制信息帧，接收器也能够通过常规检错，检测控制信息帧的长度和发送分组数据的长度。因此，参照图1和5对检错信息附加器加以描述。
在在发送之前，以预定编码率(例如，编码率为1/4)编码(或卷积编码)具有第一长度的第一信息(例如，具有2-时隙长度的分组数据)，或在F-次重复发送之前，以预定编码率编码具有F倍于第一长度的第二长度的第二信息(例如，具有4-时隙长度的分组数据)的通信系统中，根据本发明实施例的检错信息附加器把检错信息附加在第一信息或第二信息上。检错信息附加器包括初始值控制器400和检错信息发生器。检错信息发生器由数个寄存器211-218、数个加法器221-224、第一切换器SW1、第二切换器SW2、第三切换器SW3、和输出加法器225组成。
初始值控制器400接收有关发送分组数据的长度(N个时隙)的信息，并且，根据有关发送分组数据的长度的信息，指适当的初始值提供给寄存器211-218。例如，初始值控制器400在发送第一信息期间提供第一初始值，和在发送第二信息期间提供第二初始值。第一初始值和第二初始值是在与检错信息位的个数相对应的值域内确定的。如果检错信息位的个数被定义为m，那么，第一初始值和第二初始值是在2m-1的范围内确定的不同值。
检错信息发生器包括数个级联寄存器211-218，其个数与检错信息位的个数相同。在发送第一信息和第二信息的发送信息之前，检错信息发生器把寄存器211-218初始化成初始值控制器400提供的相应初始值。另外，检错信息发生器在发送发送信息的同时，依次移位寄存器211-218。从寄存器211-218当中的最后寄存器218输出的、经过依次移动的位由输出加法器225加入发送信息的位中。把输出加法器225的输出位作为反馈位序列，通过第二切换器SW2提供给最前寄存器211和加法器211-224。另外，在完成了发送信息的发送之后，检错信息发生器依次移位寄存器211-218。此刻，通过第三切换器SW3，生成最后寄存器218的输出值，作为要附加在发送信息上的检错信息。
寄存器211-218包括最前寄存器211、中间寄存器212-217和最后寄存器218，它们的每一个都含有信号输入端、信号输出端、和连接成从初始值控制器400接收初始值的初始值输入端。最前寄存器211、中间寄存器212-217和最后寄存器218穿过它们的输入路径和输出路径级联。与寄存器211-218的路径当中的预定路径相对应的寄存器211、213、214和217的输出值由加法器221-224分别加入输出加法器225的输出值或预定值(例如，“0”)中，然后，提供给它们后面的寄存器212、214、215和218。加法器221-224的位置被确定成满足生成CRC(循环冗余检验)信息的预定生成多项式。这里，CRC信息含有8个位，和生成多项式是g(x)＝x8+x7+x4+x3+x+1。
当发送信息被发送时，检错信息发生器中的输出加法器225把发送信息的每个位加入最后寄存器218的输出值中，并且，把它输出提供给最前寄存器211和加法器221-224的信号输入端，作为反馈位序列。当发送信息的发送完成时，输出加法器225把最后寄存器218的输出值加入预置值“0”中，并且，提供它的输出，作为检错信息。为了进行这种操作，配备了切换器SW1-SW3。
第一切换器SW1含有接收发送信息的第一输入端、接收预置值“0”的第二输入端、和与输出加法器225的第一输入端相连接的输出端。第一切换器SW1选择通过第一输入端接收的发送信息，或通过第二输入端输入的预置值“0”，并且，通过输出端输出所选值。第二切换器SW2含有与输出加法器225的输出端相连接的第一输入端、接收预置值“0”的第二输入端、和与最前寄存器211和加法器221-224的输入端相连接的输出端。第二切换器SW2选择通过第一输入端接收的输出加法器225的输出，或通过第二输入端输入的预置值“0”，并且，通过输出端输出所选值。第三切换器SW3含有与第一切换器的输出端相连接的第一输入端、与输出加法器225的输出端相连接的第二输入端、和输出发送信息和检错信息的输出端。第三切换器SW3选择通过第一输入端接收的发送信息或预置值“0”，或通过第二输入端输入的输出加法器225的输出，并且，通过输出端输出所选值。但是，对于本领域的普通技术人员来说，显而易见，也可以用与在图5中具体化的方法不同的方法构造寄存器，和无需在物理上将寄存器和加法器具体化，就可以实现它们。
输出加法器225和切换器SW1-SW3构成进行如下运算的运算器。运算器在接收输入信息序列的同时，通过输出加法器225把输入信息序列的位依次加入最后寄存器218的输出位中，生成反馈位序列，把生成的反馈位序列提供给加法器221-224，和通过第三切换器SW3，输出输入信息序列，作为发送信息序列。并且，运算器在完成了输入信息序列的接收之后，通过输出加法器225把预置值“0”依次加入最后寄存器218的输出位中，和通过第三切换器SW3输出输出加法器225的相加结果，作为检错信息位序列。
图6显示了根据本发明实施例的分组数据控制信道接收器的结构。这个接收器在结构上与图3所示的BSD接收器相同，但是，与BSD接收器的不同之处在于，CRC发生器的寄存器初始值由根据本发明的CRC检验器来设置。也就是说，根据本发明实施例的接收器的特征在于，当进行CRC检验时，4个接收处理块使用不同的CRC发生器寄存器初始值。接收器是基于BSD的。这里，“BSD”指的是通过以时隙为单位，为从发送器发送的分组数据估计接收控制信息帧，检测发送分组数据的长度的技术。例如，如图4所示，在第(k+3)时隙中确定是否已经接收到1-时隙控制信息帧，和在第(k+2)时隙中确定是否已经从前面第(k+3)时隙中成功地接收到2-时隙控制信息帧。在第k时隙中确定是否已经从前面第(k+3)时隙、第(k+2)时隙、和第(k+1)时隙中成功地接收到用于4-时隙分组数据的4-时隙控制信息帧或用于8-时隙分组数据的4-时隙控制信息帧。在检测控制信息帧的操作期间，检验检错信息(CRC信息)，和如结合图5所述，把用于对每个控制信息帧的CRC检验的初始值设置成N1、N2、N3和N4。
参照图6，接收器包括4个接收处理块510-540，以便检测从接收器发送的分组数据的长度。接收处理块510-540在接收到输入信号之后，确定在接收的输入信号中是否存在CRC错误，从而，确定分组数据的长度。这里，由解调软判决值组成的接收输入信号是具有根据可以由发送器发送的分组数据的信息位数确定的长度的控制信息帧。这里，信息位的典型例子是有关SPDCCH的13-位信息，13-位信息包括6-位MAC(媒体访问控制)ID(标识符)、2-位ARQ(自动响应请求)信道ID、3-位编码器分组尺寸、和2-位子分组ID。接收处理块510是处理与具有1-时隙长度的分组数据相对应的、具有1-时隙长度的控制信息帧的方块，接收处理块520是处理与具有2-时隙长度的分组数据相对应的、具有2-时隙长度的控制信息帧的方块，接收处理块530是处理与具有4-时隙长度的分组数据相对应的、具有4-时隙长度的控制信息帧的方块，和接收处理块540是处理与具有8-时隙长度的分组数据相对应的、具有4-时隙长度的控制信息帧的方块。
在接收处理块510-540中，解交织器312、322、332和342进行解交织达相应时隙长度那么多，和扩展器314、324、334和344根据相应时隙长度，进行扩展。在用于具有4-时隙长度的控制信息帧的接收处理块530和540中，码元组合器335和345进行图1所示的码元重复器140进行的码元重复的相反操作的、对2个相邻码元的码元组合。在在接收处理块510和520中进行扩展和在接收处理块530和540中进行码元组合之后，接收处理块510-540中的卷积解码器316、326、336和346进行卷积解码。用于具有1-时隙长度的控制信息序列的卷积解码器316以编码率1/2卷积解码扩展器314的输出。用于具有2-时隙长度的控制信息序列的卷积解码器326以编码率1/4卷积解码扩展器324的输出。同样，用于具有4-时隙长度的控制信息序列的卷积解码器336和346以编码率1/4分别卷积解码码元组合器335和345的输出。
在接收处理块510-540的最后级中，安排了CRC检验器518、528、538和548。CRC检验器518、528、538和548分别对卷积解码器316、326、336和346卷积解码的码元进行CRC检验。通过CRC检验器518、528、538和548的CRC检验，确定在发送器发送的控制信息帧中是否存在CRC错误。尽管独立的CRC检验器CRC独立地包括在图6中的接收处理块中，但是，对于本领域的普通技术人员来说，显而易见，接收处理块可以利用如图7所示的不同寄存器初始值，共享单个CRC检验器。在CRC检验期间，CRC检验器518、528、538和548使用如结合图5所述的、初始值控制器400提供的预定初始值。也就是说，CRC检验器518通过将解码器寄存器的初始值设置成N1，检测CRC错误，CRC检验器528通过将解码器寄存器的初始值设置成N2，检测CRC错误，CRC检验器538通过将解码器寄存器的初始值设置成N3，检测CRC错误，和CRC检验器548通过将解码器寄存器的初始值设置成N4，检测CRC错误。分组长度检测器350根据接收处理块510-540的接收处理结果，检测分组数据的长度。这里，4个接收处理块510-540可以借助于物理分离的接收处理块或利用不同接收参数的单个接收处理块来实现。
图57显示了根据本发明实施例的检错接收位中的错误的设备的结构。检错设备对应于如图5所示的检错位发生器，并且，除了接收位施加在第一切换器SW1上之外，具有与检错信息发生器相同的操作。根据本发明实施例的检错设备被设计成解决传统接收器存在的问题。也就是说，即使接收了指示具有2-时隙长度的分组数据被发送的具有2-时隙长度的控制信息帧和接收了指示具有4-时隙长度的分组数据被发送的具有4-时隙长度的控制信息帧，接收器也能够通过常规检错，精确地检测控制信息帧的长度和发送分组数据的长度。
参照图7，根据本发明实施例的检错信息设备被设计成在接收从发送器发送的信息的接收器中，检测接收位中的错误，其中，发送器在发送之前，把检错信息附加在具有第一长度的第一信息(例如，具有2-时隙长度的控制信息帧)或具有F倍(例如，2倍)于第一长度的第二长度的第二信息(例如，具有2-时隙长度的控制信息帧)的发送信息(例如，分组数据的控制信息帧)中。检错设备包括数个寄存器561-568、数个加法器571-574，输出加法器575、切换器SW1-SW3、初始值控制器550、和错误判决块580。
初始值控制器500为第一信息提供第一初始值和为第二信息提供第二初始值，以便初始化寄存器。提供的初始值是根据分组数据的各种长度(N个时隙)确定的。最好，在与所附检错信息位的个数相对应的值域内确定第一初始值和第二初始值。
其个数与所附检错信息位的个数相同的寄存器561-568是级联的，并且，被初始化成初始值控制器550提供的相应初始值。加法器571-574被安排在寄存器561-568之间的路径当中通过预定生成多项式确定的路径上。加法器571-574的每一个把通过输入路径接收的输入位序列加入反馈位序列中，并且，通过输出路径，提供它的输出。反馈位序列指的是从输出加法器575输出的位序列。
输出加法器575和切换器SW1-SW3构成执行如下操作的运算器。运算器在接收接收信息序列(第一信息或第二信息)的同时，通过把接收信息序列的位依次加入最后寄存器568的输出位中，生成反馈位序列，并且，通过第二切换器SW2把生成的反馈位序列提供给加法器571-574和最前寄存器561。并且，运算器在完成了接收信息序列的接收之后，通过第一切换器SW1把预置输入位“0”提供给加法器571-574和最前寄存器561，通过输出加法器575把预置输入位“0”依次加入最后寄存器568的输出位中，并且，输出相加结果，作为接收检错信息位序列。
第一切换器SW1选择接收信息序列或预置输入位“0”。第一切换器SW1在接收接收信息序列的同时，输出接收信息序列，并且，在接收接收信息序列完成之后，输出预置输入位“0”。输出加法器575把第一切换器SW1的输出加入最后寄存器568的输出位中。第二切换器SW2选择输出加法器575的输出或预置输入位“0”，并且，把所选值提供给加法器571-574和最前寄存器561，作为反馈位序列。第二切换器SW2在接收信息序列的接收期间，把输出加法器575的输出提供给加法器571-574和最前寄存器561，并且，在完成接收信息序列的接收之后，把预置输入位“0”提供给加法器571-574和最前寄存器561。第三切换器SW3选择接收信息序列或输出加法器575的输出位序列，即，接收检错信息位序列。第三切换器SW3在接收信息序列的接收期间，输出接收信息序列，并且，在完成接收信息序列的接收之后，输出输出加法器575提供的接收检错信息位序列。
错误判决块580将接收检错信息位序列与对应于所选初始值的检错信息位序列相比较，从而确定在接收位中是否存在错误。也就是说，如果接收检错信息位序列与对应于所选初始值的检错信息位序列相同，那么，错误判决块580判定在接收位中不存在错误。否则，如果接收检错信息位序列与对应于所选初始值的检错信息位序列不相同，那么，错误判决块580判定在接收位中存在错误。根据错误判决块580的判定结果，图6所示的分组长度检测器350可以检测接收位的长度。
如上所述，在图7所示的检错设备中，初始值控制器550根据分组数据的长度进行操作。当从发送器发送的接收位的前13个位完全得到接收时，切换器SW1-SW3被切换到它们的下端点，因此，把预置值“0”提供给切换器SW1和SW2。此后，通过移动寄存器值达检错位的个数8那么多次，生成8个检错位(或冗余位)。检错块580将包括在接收位中的检错位(由发送器附加)与新生成的检错位相比较。如果包括在接收位中的检错位与新生成的检错位相同，那么，检错块580判定在接收位中不存在错误。但是，如果包括在接收位中的检错位与新生成的检错位不相同，那么，检错块580判定在接收位中存在错误。尽管在本实施例中，初始值控制器550和检错块580是独立构成的，但是，也可以用单个控制器实现这些单元。
表2显示了在无噪声状态下，发送具有1(1)、2(4)、4(255)和4(0)的时隙长度的每个控制信息序列10000次获得的模拟结果。这里，括号中的数字代表用十进制表示的CRC发生器的初始值。在模拟过程中，对于具有1-时隙长度的控制信息帧，寄存器初始值被设置成N1＝2。对于具有2-时隙长度的控制信息帧，寄存器初始值被设置成N2＝4。对于与具有4-时隙长度的分组数据相对应的具有4-时隙长度的控制信息帧，寄存器初始值被设置成N3＝255。对于与具有8-时隙长度的分组数据相对应的具有4-时隙长度的控制信息帧，寄存器初始值被设置成N4＝0。通过计算机模拟获得的结果值包括成功检测概率Pd、假概率Pfa、误概率Pm、和假概率Pfa和误概率Pm之和的错误概率Pe。从表2中可以看出，与表1所示的相应错误相比，检测由2(4)时隙和4(255)时隙组成的控制信息帧的错误概率Pe非常低。
表2
如上所述，发送分组数据的移动通信系统在发送和接收有关分组数据控制信道的信号的过程中，不仅在具有相同长度的控制信息帧中，而且在具有不同长度的控制信息帧中设置不同CRC发生器初始值，从而，可以解决在通过BSD接收控制信息帧期间出现错误的问题。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。例如，上面只参照图1所示的分组数据控制信道发送器在发送之前，以编码率1/4编码控制2-时隙分组数据的2-时隙控制信息序列的情况，和分组数据控制信道发送器在发送之前，以编码率1/4编码控制4-时隙分组数据的4-时隙控制信息序列和对编码控制信息序列进行码元重复的另一种情况对本发明作了描述。但是，除了分组数据控制信道发送器之外，本发明还可应用于分组数据信道发送器。也就是说，本发明可应用于在发送之前，以预定编码率编码具有第一长度的第一信息，或在F次重复发送之前，以预定编码率编码具有F倍(F是2的倍数)于第一长度的第二长度的第二信息的通信系统。
权利要求
1.一种在可以通过数据信道，发送具有不同长度的至少两个数据序列，和通过数据控制信道，发送具有与数据序列相同的长度的控制数据序列的通信系统中，为确定是否以不同长度发送至少两个数据序列而生成检错信息序列的方法，控制数据序列包括指示与每个数据序列有关的信息的控制信息序列、和检测控制信息序列的错误的检错信息序列，该方法包括如下步骤配备数个级联寄存器，其中，寄存器的个数与检错信息序列中的位数相同；定位在寄存器之间通过预定生成多项式确定的数个加法器，其中，每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果；把为所述数据序列独立确定的初始值中所选的一个提供给寄存器；在接收控制信息序列期间，通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，把生成的反馈位序列提供给加法器；和在接收输入信息序列完成之后，把预置输入位依次加入最后寄存器的输出位中，输出相加结果，作为检错信息位序列。
2.如权利要求1所述的方法，其中，两个数据序列当中的一个数据序列的时隙长度是另一个数据序列的时隙长度的两倍。
3.如权利要求1所述的方法，其中，预置输入位具有“0”的值。
4.一种在发送之前，以预定编码率编码具有第一长度的第一信息序列，并在F次重复发送之前，以预定编码率编码具有F倍(F是2的倍数)于第一长度的第二长度的第二信息序列的通信系统中，通过把检错信息位序列附加在第一信息序列或第二信息序列的输入信息序列上，生成发送信息序列的方法，该方法包括如下步骤配备数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同；和位于寄存器之间通过预定生成多项式确定的数个加法器，其中，每个加法器把通过输入路径接收的位序列加入反馈位序列中，并通过输出路径输出相加结果；把为第一信息序列和第二信息序列独立确定的两个初始值的所选那一个提供给寄存器；在接收输入信息序列期间，通过把输入信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，把生成的反馈位序列提供给加法器，和输出输入信息序列，作为发送信息序列；和在接收输入信息序列完成之后，把预置输入位提供给加法器，把预置输入位依次加入最后寄存器的输出位中，从而，生成检错信息位序列，并且，输出检错信息位序列，作为发送信息序列。
5.如权利要求4所述的方法，其中，输入信息序列是分组数据的控制信息序列。
6.如权利要求5所述的方法，其中，第一信息序列是具有2-时隙长度的控制信息序列；和第二信息序列是具有4-时隙长度的控制信息序列。
7.如权利要求4所述的方法，其中，预置输入位具有“0”的值。
8.一种在包括发送器和接收器的通信系统中，检验接收控制数据序列的错误，以检测在数据信道上发送的数据序列的长度的方法，其中，发送器可以通过数据信道，发送具有不同长度的至少两个数据序列，和通过数据控制信道，发送具有与数据序列相同的长度的控制数据序列，控制数据序列含有指示与每个数据序列有关的信息的控制信息序列、和检测控制信息序列中的错误的检错信息位序列；和接收器接收来自发送器的、在数据信道上发送的数据序列和来自发送器的、在数据控制信道上发送的控制数据序列，该方法包括如下步骤配备数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同；和位于寄存器之间通过预定生成多项式确定的数个加法器，其中，每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果；把为所述数据序列独立确定的初始值中所选的一个提供给寄存器；在接收包含在接收控制数据序列中的控制信息序列期间，通过把控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，把生成的反馈位序列提供给加法器；在接收控制信息序列完成之后，把预置输入位依次加入最后寄存器的输出位中，和输出相加结果，作为接收检错信息位序列；和将接收检错信息位序列与对应于所选初始值的检错信息位序列相比较，从而确定错误的存在与否。
9.如权利要求8所述的方法，其中，两个数据序列当中的一个数据序列的时隙长度是另一个数据序列的时隙长度的两倍。
10.如权利要求8所述的方法，其中，预置输入位具有“0”的值。
11.一种在包括发送器和接收器的通信系统中，检验接收信息序列的错误的方法，其中，发送器在发送之前，以预定编码率编码具有第一长度的第一信息序列，或在F次重复发送之前，以预定编码率编码具有F倍(F是2的倍数)于第一长度的第二长度的第二信息序列，和把检错信息位序列附加在第一信息序列或第二信息序列上，并且，发送结果，作为发送信息序列；和接收器接收来自发送器的信息序列，该方法包括配备数个级联寄存器，其中，寄存器的个数与检错信息位序列中的位数相同；和位于寄存器之间通过预定生成多项式确定的数个加法器，其中，每个加法器把通过输入路径接收的位序列加入反馈位序列中，通过输出路径输出相加结果；把为第一信息序列和第二信息序列独立确定的两个初始值的所选那一个提供给寄存器；在接收控制信息序列期间，通过把接收控制信息序列的位依次加入寄存器当中的最后寄存器的输出位中，生成反馈位序列，并且，把生成的反馈位序列提供给加法器，和在接收接收信息序列完成之后，把预置输入位提供给加法器，把预置输入位依次加入最后寄存器的输出位中，并且，输出相加结果，作为接收检错信息位序列；和将接收检错信息位序列与对应于所选初始值的检错信息位序列相比较，从而确定错误的存在与否。
12.如本实施例11所述的方法，其中，信息序列是分组数据的控制信息序列。
13.如本实施例12所述的方法，其中，第一信息序列是具有2-时隙长度的控制信息序列；和第二信息序列是具有4-时隙长度的控制信息序列。
14.如本实施例11所述的方法，其中，预置输入位具有“0”的值。
全文摘要
本发明公开了为确定数据序列的长度而生成检错信息位序列的设备。该设备包括数个级联寄存器和数个加法器。在接收控制信息序列期间，运算器生成反馈位序列和把生成的反馈位序列提供给加法器。在接收完成之后，运算器把预置输入位依次加入最后寄存器的输出位中和输出结果。初始值控制器把两个初始值的所选那一个提供给寄存器。
文档编号H04L1/08GK1516383SQ20041000281
公开日2004年7月28日 申请日期2002年10月25日 优先权日2001年10月29日
发明者金东熙, 崔虎圭, 金尹善, 权桓准 申请人:三星电子株式会社