专利名称：一种高速串行数据的随路时钟传输装置的制作方法
技术领域：
本发明涉及一种在高速串行数据传输系统中实现随路时钟传输的装置，属于通讯领域的时钟传输技术。
背景技术：
在通信系统中，将并行数据转换为高速串行数据传输可以有效的减少PCB布线面积；如果需要通过电缆将两端连接时，还可以减少所需电缆的条数；同时能减少连接器的引脚数和尺寸，从而有效降低系统成本。因此高速串行传输技术得到越来越广泛的引用。
在高速串行传输中，需要给串化器提供发送比特时钟，而解串器可以恢复出接收比特时钟。实际应用中，往往还需要一个帧同步时钟作为串行传输的数据定界基准。一般地，通信系统中都有一个系统同步时钟分发装置集中向串行数据传输的发送端和接收端分发同步时钟，它与帧同步时钟频率相同，但由于传输方式、布线长短的不一致，分发的同步时钟与串行传输的数据的相位关系是不可确定的，所以不能用作数据定界基准。因此，上述帧同步时钟必须随路传输。就目前所知，传输该随路时钟的常用方案是专用一个并行通道。但该方案有以下缺点第一降低了对串化解串器芯片的选择的灵活性。为了传输N路并行数据，却必须选用至少(N+1)∶1的SERDES芯片。例如，要并行传输8路并行数据和一路同步时钟，就必须选择9路或9路以上的SERDES芯片，而9路和9路以上的SERDES芯片可能只有16∶1并行的产品，这样，就有可能为了传输这个同步时钟浪费一半的并行口。
第二由于占用了一个并行通道，降低了串行传输的利用率，即串行传输的净荷和实荷的百分比。而由于多占用的并行通道，提高了串行传输的信号速率，会对串行信号的布线提出了更高要求。对于上面的例子，这个问题更严重，串行传输利用率降低一半！发明内容本发明要解决的问题，是提出一种新的随路时钟传输装置，该装置能解决上述现有技术存在的缺陷。
本发明中的高速串行数据的随路时钟传输装置，包括系统同步时钟分发装置、串化器和解串器，还包括随路时钟插入装置和提取装置；所述随路时钟插入装置的输出连到所述串化器并与之合起来构成高速串行数据传输系统的发送端；所述解串器的结果连到随路时钟提取装置，并与之合起来构成高速串行数据传输系统的接收端；所述系统同步时钟分发装置同时将同步时钟分发到高速串行数据传输系统的发送和接收端。
所述随路时钟插入装置，包括发送控制器、伪随机序列发生器和选择器；所述伪随机序列发生器以串化器的发送比特时钟产生m序列；所述发送控制器根据是否收到所述系统同步时钟分发装置分发的同步时钟，控制伪随机序列发生器和选择器选择用户数据或选择m序列进入串化器。
所述随路时钟提取装置，包括检测窗口生成器和序列检测器；所述检测窗口生成器利用所述系统同步时钟分发装置分发的同步时钟计数，形成一个能提取至少可以涵盖接收到的m序列的窗口信号；所述序列检测器在提取窗口信号有效时间内，在接收到的序列搜索并检测到m序列时恢复出同步时钟。
本发明充分利用系统分发的同步时钟提供的信息，然后添加少量的逻辑资源，不需要占用一个专有通道，而只需要占用一个通道的少量空闲时隙，即可准确实现系统内不同单元之间随路时钟的插入和提取，可以节约并行口和提高串行传输率。
图1本发明的结构示意图；图2是传输系统的发送端结构示意图；图3是传输系统的接收端结构示意图；图4是接收端窗口产生时序图；图5是序列检测器实现方案一示意图；图6是序列检测器实现方案二示意图。
具体实施例方式
图1本发明的结构示意图，在图1中，除了包括系统同步时钟分发装置、串化器和解串器外，本发明的装置中还包括随路时钟插入装置和提取装置。本发明的工作过程为1、系统同步时钟分发装置向各高速串行数据传输的发送端和接收端分发同步时钟；
2、随路时钟插入装置以系统分发的同步时钟为基准，将固定m序列(或截短的m序列)插入到发送端串化器的并行输入端的空闲时隙中，与用户数据流共同进入串化器形成串行数据流。
3、高速串行数据传输系统的发送端将串行数据流通过串行总线(如背板高速串行信号、光纤传输信号)发送到接收端；4、随路时钟提取装置的检测窗口生成器，利用系统分发的同步时钟，产生检测窗口信号；5、高速串行通信系统接收端的解串器将串行数据流解串。在解串后的的数据流中，利用第四步的产生的窗口信号，经过序列检测器提取出随路时钟。
下面以传统电路交换系统中常见的8K随路时钟的传输为例对本发明的实施方式予以详细说明。
在传统电路交换系统中，系统同步时钟分发装置向高速串行传输收发单元分发8K同步时钟。发送端以该8K信号作为一帧数据的开始，逐帧组织数据；而接收端必须使用随路传输的8K信号作为一帧数据的开始来逐帧恢复数据。
为了随路传输该8K信号，本发明设计了随路时钟插入装置，如图2所示。其中串化器以发送比特时钟接收N条并行数据，然后串化为一条高速串行数据。伪随机序列发生器的作用是按串化器以发送比特时钟产生m序列(或截短的m序列)。而发送控制器的作用就是，若未收到系统同步时钟分发装置分发的8K同步时钟时，关闭伪随机序列发生器并选择用户数据进入串化器；若收到分发的8K同步时钟时，则打开伪随机序列发生器并选择m序列(或截短的m序列)进入串化器。这样就将固定的m序列(或截短的m序列)插入到并行输入端的空闲时隙。
上述含有m序列(或截短的m序列)的高速串行数据通过高速串行信道进入接收端的解串器。解串器的作用是恢复出接收比特时钟，同时解串出N路并行数据。
为从N路并行数据中提取出8K随路时钟，本发明设计了随路时钟提取装置，如图3所示。其中，检测窗口生成器利用系统同步时钟分发装置分发的同步时钟计数，产生一个允许提取的窗口信号。该窗口信号至少要涵盖接收到的m序列(或截短的m序列)，但窗口信号又不能太宽，否则可能造成误检。序列检测器的作用是在提取窗口信号有效时间内，在接收到的序列搜索并检测m序列(或截短的m序列)，当检测到即恢复出同步时钟。
序列检测器有多种实现方法，最简单最直观的的一种，就是将被检序列移位到N位移位寄存器中，然后与期望的m序列(或截短的m序列)比较，当完全匹配输出一个匹配信号。图5给出使用N比特比较器的序列检测器的方案。被检序列在解串器恢复比特时钟的作用下逐位移入到N比特移位寄存器组中，其N位并行数据与m序列(或截短的m序列)在N位比较器中进行比较，如完全相同，则复位脉冲信号发生器的计算器，即可得到同步时钟。注意的是，序列检测器只在提取窗口信号有效的时间内进行检测。
图6则是另一种序列检测器的实现方案，即使用状态机实现的序列检测器的方案。使用状态机实现序列检测是经典的检测方法。同样，本序列检测器只在有效窗口内进行检测。
实际上，上面序列检测器输出的信号只是标明了m序列(或截短的m序列)在当前帧中的位置，需要的帧头可以使用脉冲信号发生器来产生。每检测到序列就将计数器复位到m序列(或截短的m序列)最后一比特在当前帧中比特序号，这样可以将期望的帧头在时间轴上平行移动。
使用计数器输出，而不直接用匹配信号作为帧头的好处还在于，如果在该窗口内因为误码未检测到帧同步时钟(因为检测是对序列中所有的比特进行检测，所以任一误码都会使检测器认为未检测到同步时钟，实际上系统内传输出现这种错误的可能性极小)，计数器计数会自动计数溢出复位，即仍能输出帧同步时钟。因此这种方式使该系统有一定抗误码的能力。
下面给出上述实施方式的理论依据。
插入到并行输入端的数据流可以表示为
考虑到系统内的数据传输，距离短，可靠性高，相当于是无误传输，因此，可以认为接收端收到的数据也为
其中，a0，a1...和b0，b1，...是用户数据，m0，m1，...，m(N-1)是接收到的m序列，N＝2m-1，为m序列长度。
设M＝{m0，m1，...，m(N-1)}；从a0开始分别去取N个比特，可以得到如下序列X0＝{a0，...，a(N-m-1)，m0，...，m(m-1)}；X1＝{a1，...，a(N-m-1)，m0，...，mm}；......
X(N-m)＝M＝{m0，m1，...，m(N-1)}；......
X(2N-2m)＝{m(N-m)，...m(N-1)，b0，...，b(N-m-1)}；我们知道m序列有这样两个性质
第一m序列与其序列的任何循环移位形成的序列的按比特模2加(即异或)后的序列也是m序列。
第二m序列最长有连续(m-1)个全0。
异或的结果如果为0，表明进行异或的两个操作数是相同的，所以当一个m序列与它任一循环移位后的序列(除了它本身以外)逐位比较，任意连续m位中至少有一位不一样。
上面序列中，从X0到X(2N-2m)除了X(N-m)外，每个序列既包含了用户数据又包含了至少m位的部分循环移位后的m序列。所以，这些序列无论是什么用户数据，它们与M序列逐位比较时至少有一位不一样。
m0比特前(N-m)位(即a0)到m(N-1)比特后面(N-m)位(即b(N-m-1))之间，不论用户数据是什么，按顺序截取的N位数据中，除了插入的m序列本身(X(N-m))，其他任意序列中总是不能与m序列完全匹配，因此，从a0到b(N-m-1)即是我们理论上的检测窗口。
事实上，上述结论不仅适用于m序列，同样适用于截短的m序列。
由上面这个结论，只要在接收端大致估计发送端在m序列(或截短的m序列)相对于系统提供的参考时钟相对位置，总可以设计出这样一个窗口，使检测器在该窗口内能可靠无误的对m序列(或截短的m序列)进行检测。
该窗口的设计必须能让发送端插入的m序列(或截短的m序列)经串行线路传输后肯定落在该窗口内，但该窗口不能设计得太大，否则可能因为其他用户数据与该序列一致而引起误检测。而序列检测器只在该窗口内对输入数据进行同步时钟的检测。在设计该窗口时要注意以下几个时间参数，请参看图4发送端插入的m序列(或截短的m序列)相对于系统帧头的时间延迟t1。实际上，发送端可以将m序列(或截短的m序列)放在帧的任一位置。
m序列(或截短的m序列)经过传输后到达接收端的时间延迟t2。
系统帧头到达发送端和接收端的时间延迟t3。
设计的窗口在时间上相对于接收端的帧头为的时间轴上的区间为{t1+t2-t3-(N-m)*Tb，t1+t2-t3+(2N-m)*Tb}，其中Tb为每个比特的周期。
上面这个窗口只是数学推导出来的，由于该方法能提供一个较大的窗口，所以工程上，并不需要t1、t2和t3的精确值，只需要估计值即可。不过对该窗口估计的越精确，出现误检的可能性越小。
总之，通过上述理论分析和具体实施方式
的描述表明本发明利用系统同步时钟分发装置分发同步时钟提供的信息，实现了可靠无误的随路时钟的传输。
权利要求
1.一种高速串行数据的随路时钟传输装置，包括系统同步时钟分发装置、串化器和解串器，其特征在于，还包括随路时钟插入装置和提取装置；所述随路时钟插入装置的输出连到所述串化器并与之合起来构成高速串行数据传输系统的发送端；所述解串器的结果连到随路时钟提取装置，并与之合起来构成高速串行数据传输系统的接收端；所述系统同步时钟分发装置同时将同步时钟分发到高速串行数据传输系统的发送和接收端。
2.权利要求1所述的高速串行数据的随路时钟传输装置，其特征在于，所述随路时钟插入装置，包括发送控制器、伪随机序列发生器和选择器；所述伪随机序列发生器以串化器的发送比特时钟产生m序列；所述发送控制器根据是否收到所述系统同步时钟分发装置分发的同步时钟，控制伪随机序列发生器和选择器选择用户数据或选择m序列进入串化器。
3.权利要求1所述的高速串行数据的随路时钟传输装置，其特征在于，所述随路时钟提取装置，包括检测窗口生成器和序列检测器；所述检测窗口生成器利用所述系统同步时钟分发装置分发的同步时钟计数，形成一个能提取至少可以涵盖接收到的m序列的窗口信号；所述序列检测器在提取窗口信号有效时间内，在接收到的序列搜索并检测到m序列时恢复出同步时钟。
4.权利要求3所述的高速串行数据的随路时钟传输装置，其特征在于，所述序列检测器由移位寄存器、比较器构成。
5.权利要求3所述的高速串行数据的随路时钟传输装置，其特征在于，所述序列检测器是状态机。
6.权利要求4或5所述的高速串行数据的随路时钟传输装置，其特征在于，还包括一个脉冲信号发生器，对所述序列检测器输入的信号产生帧头。
全文摘要
一种高速串行数据的随路时钟传输装置，涉及通讯领域的时钟传输技术。包括系统同步时钟分发装置、串化器和解串器，随路时钟插入装置和提取装置；所述随路时钟插入装置，包括发送控制器、伪随机序列发生器和选择器；所述随路时钟提取装置，包括检测窗口生成器和序列检测器。本发明充分利用系统分发的同步时钟提供的信息，然后添加少量的逻辑资源，不需要占用一个专有通道，而只需要占用一个通道的少量空闲时隙，即可准确实现系统内不同单元之间随路时钟的插入和提取，可以节约并行口和提高串行传输率。
文档编号H04L7/04GK1564506SQ20041002682
公开日2005年1月12日 申请日期2004年4月9日 优先权日2004年4月9日
发明者赵王胜, 樊荣虎 申请人:中兴通讯股份有限公司