专利名称：一种时分－同步码分多址接入的基带芯片的制作方法
技术领域：
本发明涉及一种基带芯片，尤其涉及一种用于第三代3G移动手机中TD-SCDMA(时分-同步码分多址接入)系统的基带芯片相关能耗和成本的改进。
背景技术：
TD-SCDMA是中国自己拟订第三代移动手机标准，TD-SCDMA技术正迅速地引起世界的广泛关注。它的技术优势和其3G技术的潜能使其成为3GPP的3G标准之一。与此同时，世界电信工业正积极地开发着支持TD-SCDMA的产品，包括扮演着重要角色的终端产品，以确保TD-SCDMA能够及时进入市场。开发TD-SCDMA终端基带芯片所要求的技术是极富挑战性的，目前研发其基带芯片的公司还不多，芯片设计方案大多采用DSP(数字信号处理器)加协处理器结构，如摩托罗拉的MRC6011处理器，它集成了六个RCF(可重新设定处理器)和DSP。
现有的技术的普遍缺点是功耗偏大，面积较大，导致成本的提高，基本无法投入实际的生产。
发明内容
本发明的目的在于提供一种时分-同步码分多址接入的基带芯片，由于合理安排硬件和软件分别实现的功能，以实现能耗的降低和成本的降低，基于这种低功耗和低成本的设计结构，并能够很容易的支持IEEE802。11b和GSM标准中的功能。
进一步的，本发明的目的还在于提供一种时分-同步码分多址接入的基带芯片，其通过设置对各功能模块的闲时关闭的控制功能，实现对能耗的进一步降低。
本发明的技术方案如下一种时分-同步码分多址接入的基带芯片，其包括连接射频芯片的串型接口，至少一数模转换器和至少一模数转换器，分别与发送滤波器和接收滤波器通讯连接；其中，所述基带芯片中还设置有多个硬件加速器，通过硬件实现集成度高的功能模块；并设置有两个数字信号处理器，对应设置有存储装置及协处理器，用于在所述存储装置中储存可变性的功能模块；所述基带芯片还包括加密解密及错误监测功能模块、联合矩阵加速器，以及Viterbi协处理器、Turbo协处理器。
所述的基带芯片，其中，所述基带芯片中还设置有一时钟复位控制电路以及空闲状态电路，用于控制对各功能模块空闲时的关闭。
所述的基带芯片，其中，所述基带芯片中的所述发送滤波器以及所述接收滤波器、加密解密及错误监测功能模块、联合矩阵加速器、Viterbi协处理器、Turbo协处理器、存储器控制器通过硬件实现。
所述的基带芯片，其中，所述发送滤波器为65阶升余弦发送滤波器；所述接收滤波器为65阶升余弦接收滤波器。
所述的基带芯片，其中，所述存储装置为数字信号处理器的固件。
所述的基带芯片，其中，所述其中之一数字信号处理器及其固件来实现信号同步和小区搜索、对时钟复位控制电路和空闲状态电路的控制、对接收发送滤波器、联合检测模块中的最小均方误差块线形均衡和带反馈的算法的运算及其它硬件联合检测模块的控制；采用另一数字信号处理器及其固件来实现对Viterbi协处理器和Turbo协处理器的控制。
所述的基带芯片，其中，所述时钟复位控制电路及空闲状态电路的计算空闲状态时间为空闲状态时间＝((hxm)/n+p)mod(L)；
其中，令Z＝(hxm)/n用以表示多少个102.4兆的时钟；h表示进入空闲状态前32.768千时钟运行一秒钟所对应的102.4兆时钟计数器的值；n为32768；m＝m0+m1，m表示停留在空闲状态下的时间，它是由俩个时间段m0和m1组成的，在m0的时候，电路会发送一个中断给ARM微处理器，让ARM打开13兆晶振；m0为空闲时间，m1为准备时间，经过m时间后，计时器会从空闲状态进入运行状态；p为一定值由实践中产生，L为51200也是一个定值。
本发明所提供的一种时分-同步码分多址接入的基带芯片，由于采用了ASIC(应用集成电路)加上DSP和协处理器结构，并选择安排不同的功能模块由硬件或软件实现，降低了能耗，保持了芯片功能的灵活性，缩小了芯片的尺寸，使TD-CDMA的基带芯片具有了实际生产的可能。
而且，本发明的所述各功能模块中还设置了一时钟控制模块，用于对空闲模块的关闭，从而进一步实现了能耗的降低。
图1为本发明的一种时分-同步码分多址接入的基带芯片的结构示意图；图2为本发明的基带芯片中的时钟复位控制电路和空闲状态电路结构的示意图；图3为本发明中的基带芯片空闲状态电路图。
具体实施例方式
以下对本发明的较佳实施例加以详细说明。
本发明的一种时分-同步码分多址接入的基带芯片，如图1所示的，其包括连接射频芯片的串型接口，至少一数模转换器和至少一模数转换器，分别与65阶升余弦发送滤波器和65阶升余弦接收滤波器通讯连接；所述基带芯片中还设置有多个硬件加速器，通过硬件实现集成度高的功能模块；并设置有两个数字信号处理器DSP，对应设置有存储装置及协处理器，用于在所述存储装置中储存可变性强的功能模块；所述基带芯片还包括加密解密及错误监测功能模块，联合矩阵加速器，以及Viterbi协处理器，Turbo协处理器，时间控制模块，时钟控制模块等，在两个数字信号处理器DSP之间以及在DSP与ARM内核处理器之间还设置有存储单元用于数据的处理和缓冲。
本发明的基带芯片中采用了两个DSP加上硬件加速器的结构，把运算集成度大的部分让硬件加速器来实现，而其它则用DSP固件来实现，使用DSP固件使本发明的基带芯片具备了可变性和灵活性，方便了增添功能和修改，并能够很容易的支持IEEE802。11b和GSM标准中的功能。本发明的固件和硬件的分配是非常讲究的，哪些功能和运算放在DSP中运行，而哪些放在硬件里会直接的影响到芯片的面积大小及功耗。
在本发明的基带芯片中，详细的固件和硬件的搭配结构如下采用其中一个DSP的固件来实现信号同步和小区搜索、对时钟复位控制电路和空闲状态电路的控制、对接收发送滤波器、联合检测模块中的最小均方误差块线形均衡和带反馈的算法的运算及其它硬件联合检测模块的控制。采用另一DSP来实现对Viterbi协处理器和Turbo协处理器的控制。
在本发明的基带芯片中，利用硬件电路实现65阶升余弦接收滤波器硬件加速器；65阶升余弦发送滤波器硬件加速器；时钟复位控制电路和空闲状态电路；加密解密及错误检测加速器；联合检测中的匹配滤波器和迫零块线形均衡；硬件Viterbi协处理器和硬件Turbo协处理器；硬件存储器控制器，通过该存储器控制器，所述两个数字信号处理器可以读写系统中的任一存储器。
在本发明的所述基带芯片中，所述基带芯片中还设置有一时钟复位控制电路以及空闲状态电路，如图2和图3所示的，可用于控制对各功能模块空闲时的关闭。各个硬件模块可由所述时钟复位控制电路分别控制，可被单独关闭，从而达到降低功耗的目的，并且在睡眠状态下，只有32.768KHz时钟开启。
所述时钟复位电路的控制过程为这部分逻辑用作控制各硬件模块的CLK(时钟)和Reset(复位)信号，如图2所示的，其中包括一帧计时器，接受所述ARM内核的控制，依次通过指令先进先出存储器和逻辑控制模块对射频电路进行控制，所述帧计时器还接受其中一个数字信号处理器DSP的控制，并对另一数字信号处理器进行开闭的控制。在本发明系统中的每个硬件模块都可被关掉以便节省功耗，如空闲态情况下。CLK和Reset是由两个数字信号处理器可读写的16位存储器来控制的，另外还有一个16位的PWDN存储器用来控制模拟电路模块的电源关闭状态。
所述空闲状态电路的控制过程为如图3所示的，一空闲状态接口接受来自各硬件模块的空闲状态信号，某模块处于空闲状态时，其寄存器记录空闲状态前的102.4兆时钟的值，在空闲状态中时计数器记录空闲状态的时间，直至需要恢复该模块的功能时，上述过程中需由产生帧中断的模块向对应硬件模块或软件模块发送关闭或打开指令。该空闲状态电路是用来产生5毫秒帧中断和帧计数器的，当系统刚走出空闲状态时，它会计算帧长空闲状态时间＝((hxm)/n+p)mod(L)；让Z＝(hxm)/n，用以表示多少个102.4兆的时钟；其中，h表示进入空闲状态时，102.4兆时钟计数器的值；n表示进入空闲状态时，32.768千时钟计数器的值；m＝m0+m1，m表示停留在空闲状态下的时间，它是由俩个时间段m0和m1组成的，在m0的时候，电路会发送一个中断给ARM微处理器，让ARM打开13兆晶振。m1为准备时间即打开PLL所需的准备时间，经过m时间后，计时器会从空闲状态进入运行状态；p为一定值由实践中产生。L为51200也是一个定值。x表示32.768千时钟需要预先跑的时间。使用上述方式，将使本发明的所述基带芯片在时钟控制过程中对空闲状态的监控更为精确。
所述空闲状态电路由PLL(锁向环)从26MHz时钟输入产生102.4MHz时钟输出给各个硬件模块用；当系统在睡眠状态下时，只有32.768KHz时钟工作，一旦走出睡眠状态，时间同步控制电路开启102.4MHz时钟并使之同步，从而使对应的硬件模块开始。
本发明的基带芯片大小为9.3mm×9.3mm，可采用中芯国际的0.18um工艺，比现有最好产品相比(11mm×11mm)要小了许多，而且由于对固件和硬件的实现进行了分配，其功耗和成本都降低了许多，而且功能的刷新和改进更加具有灵活性了。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
权利要求
1.一种时分-同步码分多址接入的基带芯片，其包括连接射频芯片的串型接口，至少一数模转换器和至少一模数转换器，分别与发送滤波器和接收滤波器通讯连接；其特征在于，所述基带芯片中还设置有多个硬件加速器，通过硬件实现集成度高的功能模块；并设置有两个数字信号处理器，对应设置有存储装置及协处理器，用于在所述存储装置中储存可变性的功能模块；所述基带芯片还包括加密解密及错误监测功能模块、联合矩阵加速器，以及Viterbi协处理器、Turbo协处理器。
2.根据权利要求1所述的基带芯片，其特征在于，所述基带芯片中还设置有一时钟复位控制电路以及空闲状态电路，用于控制对各功能模块空闲时的关闭。
3.根据权利要求2所述的基带芯片，其特征在于，所述基带芯片中的所述发送滤波器以及所述接收滤波器、加密解密及错误监测功能模块、联合矩阵加速器、Viterbi协处理器、Turbo协处理器、存储器控制器通过硬件实现。
4.根据权利要求3所述的基带芯片，其特征在于，所述发送滤波器为65阶升余弦发送滤波器；所述接收滤波器为65阶升余弦接收滤波器。
5.根据权利要求1所述的基带芯片，其特征在于，所述存储装置为数字信号处理器的固件。
6.根据权利要求1～5任意权项所述的基带芯片，其特征在于，所述其中之一数字信号处理器及其固件来实现信号同步和小区搜索、对时钟复位控制电路和空闲状态电路的控制、对接收发送滤波器、联合检测模块中的最小均方误差块线形均衡和带反馈的算法的运算及其它硬件联合检测模块的控制；采用另一数字信号处理器及其固件来实现对Viterbi协处理器和Turbo协处理器的控制。
7.根据权利要求6所述的基带芯片，其特征在于，所述时钟复位控制电路及空闲状态电路的计算空闲状态时间为空闲状态时间＝((h×m)/n+p)mod(L)；其中，令Z＝(h×m)/n用以表示多少个102.4兆的时钟；h表示进入空闲状态前32.768千时钟运行一秒钟所对应的102.4兆时钟计数器的值；n为32768；m＝m0+m1，m表示停留在空闲状态下的时间，它是由俩个时间段m0和m1组成的，在m0的时候，电路会发送一个中断给ARM微处理器，让ARM打开13兆晶振；m0为空闲时间，m1为准备时间，经过m时间后，计时器会从空闲状态进入运行状态；p为一定值，L为51200也是一个定值。
全文摘要
本发明的一种时分－同步码分多址接入的基带芯片，其包括连接射频芯片的串型接口，至少一数模转换器和至少一模数转换器，分别与发送滤波器和接收滤波器通讯连接；其中，所述基带芯片中还设置有多个硬件加速器，通过硬件实现集成度高的功能模块；并设置有两个数字信号处理器，对应设置有存储装置及协处理器，用于在所述存储装置中储存可变性的功能模块；所述基带芯片还包括加密解密及错误监测功能模块、联合矩阵加速器，以及Viterbi协处理器、Turbo协处理器。本发明产品体积小，功耗和成本都降低了许多，而且功能的刷新和改进更加具有灵活性了。
文档编号H04J3/02GK1777076SQ200410052349
公开日2006年5月24日 申请日期2004年11月16日 优先权日2004年11月16日
发明者郝劼, 李小明 申请人:深圳安凯微电子技术有限公司