一种千兆赫高速采样信号的多相数字下变频方法
【技术领域】
[0001] 本发明涉及信号处理技术领域，具体涉及一种千兆赫高速采样信号的多相数字下 变频方法。
【背景技术】
[0002] 数字下变频的基本功能是将速率较高的数字中频信号下变频为数字基带信号，并 通过抽取降低信号的采样速率。图1是数字下变频的基本模型。图中将高速A/D转换器的 输出信号送入数字下变频器，经两个相乘器所构成的数字正交混频器后，将输入的数字信 号和复正弦信号产生器产生的正交正弦信号相乘，相乘结果为I、Q两路信号；再分别经抽 取和滤波后输出数据速率降低了的数字基带信号。
[0003] 假定A/D采样后的中频输入信号为，在数字下变频的基本模型中首先与数字本振 信号进行乘积，得到同相信号和正交信号，即
[0004] xc (η) = X (n) cos (2 n f〇n) (I)
[0005] xs (η) = χ (η) sin (2 π f0n) (2)
[0006] 再经过抽取滤波之后，得到I通道和Q通道的输出结果：
[0007] X1 (n) = xc (n) h (η) (3)
[0008] xQ (η) = xs (n) h (η) (4)
[0009] 上述过程便是传统的数字下变频方案。
[0010] 对高速采样的宽带信号抽取滤波而言，存在着难以调和的矛盾：
[0011] (1)高倍抽取与信号高保真度之间的矛盾。对高速采样信号进行高倍抽取，可以降 低信号数据速率，进而降低后续滤波等处理的实现难度。但是从信号时域测量角度，被测信 号的时域特性要尽可能无失真的接收和存储，要求信号采样率尽可能高。
[0012] (2)高倍抽取与大分析带宽之间的矛盾。高倍抽取降低信号采样速率，增加数字下 变频在工程上的可实现性，但是高达500MHz的分析带宽要求信号采样速率要尽可能高，从 而避免欠采样导致信号混叠失真。
[0013] 另外，在FPGA硬件平台上实现图1所示的经典数字下变频会遇到如下几个问题：
[0014] (1)中频信号采样速率较高时（大于200MHz)，FPGA无法用普通I/O引脚接收；
[0015] (2)用常用的查表法无法实现高速NCO ;
[0016] (3)混频器用到的高速乘法器无法实现；
[0017] (4)抽取滤波器中的高速乘法器和加法器实现困难。
[0018] 综上可知，传统数字下变频方法已经不适用与大带宽高速采样信号的处理，必须 采用信号处理新结构和新方法。
【发明内容】
[0019] 针对现有技术存在的缺陷，本发明的目的在于提出一种千兆赫高速米样信号的多 相数字下变频方法，通过将输入信号和本振信号进行多相分解，对M组输入信号和本振信 号的并行子序列进行混频，以降低每组子序列信号的数据速率，在低工作频率上实现高速 采样信号的正交混频处理。
[0020] 为达上述目的，一方面，本发明提供一种千兆赫高速采样信号的多相数字下变频 方法，包括：
[0021 ] 将数字混频器的中频输入信号X (η)等延迟分解为M项：
[0022]
[0023] 将所述混频本振信号Lo (η)等延迟分解为M项：
[0024]
[0025] 将Xi (η)和Loq (η)--对应进行正交混频，得到M个输出信号y; (η);
[0026] 将该M个输出信号yi (η)等效为y (η):
[0027]
[0028] 另一方面，本发明提供一种千兆赫高速采样信号的多相数字下变频电路，包括：
[0029] M组数字下变频电路，用于分别对M组中频输入信号X1 (η)与M组混频本振信号 Loq (η)--对应进行正交混频；M为正整数，i e (〇，M-l)，q e (〇，Μ-1);
[0030] M组多相滤波器，用于分别对M组正交混频后的信号进行抽取和滤波；
[0031] 其中，每相邻两组中频输入信号X1 (η)之间，以及每相邻两组混频本振信号Loq(η) 之间，间隔相同的时钟周期。
[0032] 本发明能够达到以下有益效果：
[0033] 本发明利用多相分解思想，将GHz及其以上高速采样信号多相分解为多个低采样 率的子信号序列，并对每个子序列分别进行正交混频和多相滤波处理，最后在低工作频率 上通过数值计算实现了高速采样信号的正交数字下变频处理，显著降低了高速采样信号正 交数字下变频处理的复杂度；另外，本发明通过结构扩展和参数灵活设置，可以实现任意带 宽、任意中频信号的数字下变频处理。
【附图说明】
[0034] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0035] 图1是现有技术中数字下变频的基本模型示意图；
[0036] 图2是本实施例一种千兆赫高速采样信号的多相数字下变频方法的流程图；
[0037] 图3是本实施例一种千兆赫高速采样信号的多相数字下变频电路的结构图；
[0038] 图4是宽带高速采样信号并行多组多相滤波实现框图。
【具体实施方式】
[0039] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0040] 本发明利用多相并行处理技术主要解决了高速采样信号的数字混频的以下2个 问题：
[0041] UGHz及以上高速采样信号的数字正交混频问题。
[0042] 本发明采用多相分解方法改变高速采样信号正交混频结构，在硬件低时钟速率下 实现了高速采样信号的正交混频，解决了传统单通道正交混频方法无法对GHz及以上高速 采样信号正交混频的问题。
[0043] 2、GHz及以上高速采样宽带信号的多相滤波问题
[0044] 本发明的关键在于应用输入信号和本振信号多相分解的思想，将高速采样的输入 信号和本振信号表不成M组子序列信号的叠加，其中每一组子序列信号由高速米样输入信 号和本振信号每个M个依次延迟的序列值组成，从而将输入信号和本振信号进行多相分 解，降低了每组子序列信号的数据速率（与原高速采样信号相比，采样速率降低了 M倍）。 通过对M组输入信号和本振信号的并行子序列进行混频，在低工作频率上实现高速采样信 号的正交混频处理。
[0045] 实施例一
[0046] 图2为本实施例一种千兆赫高速采样信号的多相数字下变频方法的流程图，如图 所示，包括：
[0047] 步骤201，将数字混频器的中频输入信号x(n)等延迟分解为M项：
[0048]
[0049] 假设数字混频器的输入信号为X (η)，混频本振信号为Lo (η)。输入信号和本振信 号的采样周期为Ts，采样频率为fs。则输入信号χ(η)可以表示为
[0050]
[0051] 其中，\(kTs)为连续时间信号\(t)的采样；δ (·)为狄拉克函数。
[0052] 为降低输入信号的数据速率，将输入信号X (η)进行多相分解，分解为M组子序列