专利名称：半导体电路的制作方法
技术领域：
本发明涉及半导体电路。确切地说，它涉及构成驱动电路的半导体电路，该驱动电路用于驱动使用液晶板、有机电致发光板或类似部件的有源板型显示器的像素。
背景技术：
STN显示器的构造使得在其整个显示部分上，布线被安装在两个方向，x轴方向(第一方向)和y轴方向(第二方向)。当在两个方向x和y施加电压时，驱动在交叉部分的液晶。有源矩阵显示器每个像素具有诸如薄膜晶体管(TFT)之类的有源元件，在显示器中这些有源元件被开关和驱动。这些显示器公知为诸如液晶显示器和有机电致发光(有机EL)显示器之类的板型显示器。本发明的特征在于用作在显示板上产生屏幕显示的驱动电路的半导体电路的线路，适用于这些类型的板型显示器。而且，本发明的特征在于其中集成了上述电路的半导体集成电路芯片的电路拓扑。
例如，使用薄膜晶体管作为有源元件的有源矩阵液晶显示器具有在成对的绝缘基板之间密封的液晶层，有利地使用玻璃板作为绝缘基板。在其显示区中，以矩阵排列形成很多的像素。在显示区之外，安装半导体集成电路芯片作为驱动电路。构成各自像素的薄膜晶体管通过输出线直通显示区，并与该半导体集成电路芯片连接。设置在显示区中的薄膜晶体管与例如选通驱动器的256个输出端连接，选通驱动器在扫描方向上通过256个选通线构成半导体集成电路芯片。通过输出端输出的选通信号选择薄膜晶体管，向与选择选通线连接的薄膜晶体管的源线提供指示数据。由此，制造了屏幕显示器。
在这种有源矩阵液晶显示器中，通过薄膜晶体管向红(R)、绿(G)和蓝(B)像素电极提供液晶驱动电压(灰度电压)。因此，在像素之间没有发生串扰，能够制造无串扰的具有多个灰度级的屏幕显示器。
图25是说明本发明人在前发明的选通驱动单元结构实例的方框图。图26是图25主要部分的工作波形图。在该结构中，选择选通线G1、G2、G3、G4…和G256的地址信号是8位的，8位
到[7]的地址信号由地址计数器(未示出)加起来并接着被输入。8位
到[7]的输入地址信号通过译码电路DCR被译码成(A000)到(A255)，并在锁存时钟被锁存到锁存器LT中。在锁存器LT中锁存的译码输出通过或非门NR输入到高击穿电压单元。锁存译码输出电压电平的范围例如从3V到0V。可以使用转移寄存器取代锁存电路。
高击穿电压单元包括电平转换电路LS和多个(在这种情况中是3×256个)高击穿电压反相器HV。其输出端(选通线端)GTM与显示板的选通线连接，并提供选通信号G1到G256。电平转换电路LS把3V到0V的输入信号转换为如1.6到-14V高电压电平那么高。每个选通线G1、G2、G3、G4…和G256设置有包括电平转换电路LS和三个高击穿电压反相器HV的选通驱动器GDR。或非门是导通和截止显示板上屏幕显示的门。在输入全选信号的未显示周期期间，或非门把显示部分像素中的电荷排放掉。
如图26所说明的那样，输入8位
到[7]地址信号，当锁存时钟受驱动为高时将其锁存到锁存器LT中。锁存地址信号在高击穿电压单元上电平漂移，并作为选通信号G1、G2、G3…通过选通线端GTM施加到相应的选通线。
图27是说明图25中电平转换电路LS结构实例的说明图，图28是说明图25中电平转换电路LS具体实例的说明图。在图27和图28中的电压值如下VCC＝3V；GND＝0V；DDVDH＝5V；VGH＝15V；和VGL＝-10V。该电平转换电路LS包括三个高击穿电压反相器HV的串联电路；与串联电路并联的普通反相器V；和三个高击穿电压反相器HV的串联电路。其输入是锁存器LT的输出。
如图27所示，各自部件的输出电压范围如下反相器V的输出电压范围为VCC到GND；在构成电平转换电路LSD的第一级中电平转换电路LSa的输出电压范围是DDVDH到GND；在第二级中电平转换电路LSb的输出电压范围是DDVDH到VGL；和在最后级中电平转换电路LSc的输出电压范围是VGH到VGL。
如附图所示，第一级中电平转换电路LSa包括四个PMOS晶体管和两个NMOS晶体管。如附图所示，第二级中电平转换电路LSb包括两个PMOS晶体管和四个NMOS晶体管。如附图所示，最后级中电平转换电路LSc包括两个PMOS晶体管和两个NMOS晶体管。在第二级中的电平转换电路LSb和在最后级中的电平转换电路LSc通过两个反相器连接到一起。
图29是说明图25中锁存器结构实例的说明图。如附图所示，锁存器包括六个反相器V和一与非门ND，并在锁存时钟上锁存译码电路DCR的输出。
图30是说明图25中8位译码电路结构实例的说明图。译码电路包括馈给有8位
到[7]地址信号的反相器V以及与非门ND和或非门NR。由此，译码电路产生了256个译码输出(A000)到(A255)。
图31是说明本发明的发明人以前发明的无选通门驱动器实例的电路图。该无选通门驱动器GLDR与包含选通门的显示板GIPNL一起使用。显示板GIPNL包括在构成显示板的基板上形成的选通驱动器。通过由低温多晶硅等高电流迁移率半导体膜构成的薄膜晶体管构成选通驱动器。选通驱动器包括转移寄存器SR、高击穿电压或非门HNR和相对于每个选通线的高击穿电压反相器HV。
无选通门驱动器GLDR包括电平转换电路LS，其把内部输入的例如3V到0V的全选信号、帧引导脉冲和转移寄存器时钟电平转换为例如16V到-14V的大幅信号。无选通门驱动器向显示板GIPNL的引出端GTM输出这些电平转换的信号。
图32是说明图31中转移寄存器电路实例的说明图，图33是说明图32中转移寄存器工作的波形图。如附图所示，转移寄存器包括六个高击穿电压反相器HV和两个高击穿电压与非门HNR。向该转移寄存器提供帧引导脉冲，帧引导脉冲通过输入端INPUT，由电平转移器LS进行电平转移，并在转移寄存器时钟上对其进行转移，转移寄存器时钟由电平转移器LS同样进行电平转移。其输出作为选通信号G1、G2、G3、G4…和G256，通过高击穿电压或非门HNR、高击穿电压反相器HV及其输出端OUTPUT被施加到相应的选通线。
公开这种类型现有技术的文献包括日本未审专利公开平8(1996)-106272号。
在上面提到的选通驱动器的结构中，高击穿电压单元包括若干个选通驱动器GDR，每个选通驱动器GDR包括一电平转换电路LS和三个高击穿电压反相器HV。为选通线G1、G2、G3、G4…和G256的每一选通线设置有这种选通驱动器GDR。如参照图28或图31所介绍的那样，电平转换电路LS包括多个MOS晶体管，其线路很复杂并且尺寸大。而且，选通线的宽度和选通长度还很大，这增加了占用的面积。由于这个原因，试图把该电路集成到半导体芯片中，限制芯片尺寸的减小。这是要解决的问题之一。
发明内容
本发明的目的是通过解决与现有技术相关的上述问题提供如下装置具有减小线路尺寸的半导体电路和通过集成该半导体电路获得并使芯片尺寸减小的半导体集成电路芯片。
本发明的特征在于通过采用两级译码方法解决上述问题。该方法使用前置译码电路和后置译码电路。前置译码电路包括译码地址信号任意位的在先级第一译码器和译码剩余位的在先级第二译码器。后置译码电路译码前置译码电路中每个译码器的译码输出。
按照本发明的半导体电路是向显示板的选通端提供选通信号的选通驱动器，其中包括具有选通端的有源元件的多个像素以矩阵图形排列。半导体电路的特征在于它采用了以下装置。
“实现根据本发明的半导体电路的装置1”
半导体电路包括包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码用于选择选通端的地址信号的若干位，在先级第二译码器译码该地址信号的剩余位；锁存在先级第一译码器和在先级第二译码器的译码输出的若干个锁存电路；若干个电平转换电路，使锁存在锁存电路中的在先级第一译码器和在先级第二译码器的译码输出的各自电压电平转移到高电压侧；和译码电平转换电路的输出的若干个后置译码电路。
“实现根据本发明的半导体电路的装置2”半导体电路包括包括第一锁存器和第二锁存器的一个锁存电路，第一锁存器锁存用于选择选通端的地址信号的若干位，第二锁存器锁存剩余位；包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码锁存在第一锁存器中的若干位，在先级第二译码器译码锁存在第二锁存器中的剩余位；若干个电平转换电路，使在先级第一译码器和在先级第二译码器输出的各自电压电平转移到高电压侧；和若干个后置译码电路，译码经过电平转换电路的在先级第一译码器和在先级第二译码器输出。
“实现根据本发明的半导体电路的装置3”半导体电路包括包括第一锁存器和第二锁存器的一个锁存电路，第一锁存器锁存用于选择选通端的地址信号的若干位，第二锁存器锁存剩余位；若干个电平转换电路，使锁存在第一锁存器和第二锁存器中若干位和剩余位的各自电压电平转移到高电压侧；一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码经过电平转换电路的第一锁存器的输出，在先级第二译码器译码第二锁存器的输出；和若干个后置译码电路，译码在先级第一译码器和在先级第二译码器的输出。
“实现根据本发明的半导体电路的装置4”半导体电路包括包括第一锁存器和第二锁存器的一个锁存电路，第一锁存器锁存用于选择选通端的地址信号的若干位，第二锁存器锁存剩余位；若干个电平转换电路，使锁存在第一锁存器和第二锁存器中若干位和剩余位的各自电压电平转移到高电压侧；一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码经过电平转换电路的第一锁存器的输出，在先级第二译码器译码第二锁存器的输出；和若干个后置译码电路，译码在先级第一译码器和在先级第二译码器的输出。
后置译码电路被构造成缓冲译码器，其还用作位于前置译码电路和选通端之间的缓冲电路。
在上面提到的装置1到3中，输出到选通端的波形在第一参考电压和第二参考电压之间变化，第二参考电压的电平比第一参考电压的电平低。当它变化时，该波形在第一参考电压和第二参考电压之间具有拐点。
按照本发明的半导体集成电路芯片向显示板的选通端提供选通信号，其中包括具有选通端和源端的有源元件的多个像素排列成矩阵图形。而且，半导体集成电路芯片向源端提供指示数据。半导体集成电路芯片的特征在于它采用了以下装置“实现根据本发明的半导体电路的装置5”半导体集成电路芯片包括被提供来自外部信号源的并行信号的系统接口电路；被提供RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；和向选通端提供选通信号的选通驱动器。
选通驱动器包括包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码用于选择选通端的地址信号的若干位，在先级第二译码器译码地址信号的剩余位；和译码前置译码电路的输出的若干个后置译码电路。
“实现根据本发明的半导体电路的装置6”半导体集成电路芯片包括被提供来自外部信号源的并行信号的系统接口电路；被提供RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；和向选通端提供选通信号的选通驱动器。
选通驱动器包括包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码用于选择选通端的地址信号的若干位，在先级第二译码器译码地址信号的剩余位；锁存在先级第一译码器和在先级第二译码器的译码输出的若干个锁存电路；若干个电平转换电路，使锁存在锁存电路中的在先级第一译码器和在先级第二译码器的译码输出的各自电压电平转移到高电压侧；和译码电平转换电路的输出的若干个后置译码电路。
“实现根据本发明的半导体电路的装置7”半导体集成电路芯片包括被提供来自外部信号源的并行信号的系统接口电路；被提供RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；和向选通端提供选通信号的选通驱动器。
选通驱动器包括包括第一锁存器和第二锁存器的一个锁存电路，第一锁存器锁存用于选择选通端的地址信号的若干位，第二锁存器锁存剩余位；包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码锁存在第一锁存器中的若干位，在先级第二译码器译码锁存在第二锁存器中的剩余位；若干个电平转换电路，使在先级第一译码器和在先级第二译码器输出的各自电压电平转移到高电压侧；和若干个后置译码电路，译码经过电平转换电路的在先级第一译码器和在先级第二译码器的输出。
“实现根据本发明的半导体电路的装置8”半导体集成电路芯片包括被提供来自外部信号源的并行信号的系统接口电路；被提供RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；和向选通端提供选通信号的选通驱动器。
选通驱动器包括包括第一锁存器和第二锁存器的一个锁存电路，第一锁存器锁存用于选择选通端的地址信号的若干位，第二锁存器锁存剩余位；若干个电平转换电路，使锁存在第一锁存器和第二锁存器中的若干位和剩余位的各自电压电平转移到高电压侧；包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码经过电平转换电路的第一锁存器的输出，在先级第二译码器译码第二锁存器的输出；和若干个后置译码电路，译码在先级第一译码器和在先级第二译码器的输出。
“实现根据本发明的半导体电路的装置9”半导体集成电路芯片包括被提供来自外部信号源的并行信号的系统接口电路；被提供RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；和向选通端提供选通信号的选通驱动器。
选通驱动器包括包括第一锁存器和第二锁存器的一个锁存电路，第一锁存器锁存用于选择选通端的地址信号的若干位，第二锁存器锁存剩余位；若干个电平转换电路，使锁存在第一锁存器和第二锁存器中的若干位和剩余位的各自电压电平转移到高电压侧；包括在先级第一译码器和在先级第二译码器的一个前置译码电路，在先级第一译码器译码经过电平转换电路的第一锁存器的输出，在先级第二译码器译码第二锁存器的输出；和若干个后置译码电路，译码在先级第一译码器和在先级第二译码器的输出。后置译码电路被构造成缓冲译码器，其还用作位于前置译码电路和选通端之间的缓冲电路。
根据本发明的半导体电路的构造使得不是一次全部地译码地址信号的多个位，而是进行一次译码(前置译码)和接着再次译码(后置译码)。由此，显著地减少了电平转换电路的数量。
本发明不限于根据后述权利要求的发明，无需附加，在不脱离技术原理的范围其可以多种方式修改。
图1是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第一实施例。
图2是构成图1中译码器DCR用于“一位”译码器DCR-A的示意图。
图3是构成图1中译码器DCR用于“7位”译码器DCR-B的示意图。
图4是说明图1选通驱动器工作的波形图。
图5是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第二实施例。
图6是图5中2位译码器线路的说明图。
图7是图5中6位译码器线路的说明图。
图8是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第三实施例。
图9是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第四实施例。
图10是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第五实施例。
图11是说明图10中译码电路的结构实例的电路图。
图12是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第六实施例。
图13是说明图12中缓冲译码器驱动器的结构实例的电路图。
图14是说明图12中选通驱动器单元的工作的波形图。
图15是说明用于驱动显示板的选通驱动器单元的主要部分的结构实例的方框图，其是按照本发明半导体电路的第七实施例。
图16是图12中所示的缓冲译码器驱动器BDD的工作波形图。
图17(a)和17(b)是用于比较的说明图。图17(a)说明安装有本发明人先前发明的半导体电路的集成电路芯片布局的实例。图17(b)说明安装有按照本发明的半导体电路的集成电路芯片布局的实例。
图18(a)和18(b)也是用于比较的说明图。图18(a)说明安装有本发明人先前发明的半导体电路的集成电路芯片布局的另一实例。图18(b)说明安装有按照本发明的半导体电路的集成电路芯片布局的另一实例。
图19是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第八实施例。
图20是说明用于本发明的单片液晶显示板驱动器的实例的方框图。
图21(a)和21(b)是用于比较的示意图。图21(a)说明本发明人先前发明的半导体集成电路芯片布局的实例。图21(b)说明按照本发明的半导体集成电路芯片布局的实例。
图22是在本发明人先前发明的半导体电路和按照本发明的半导体电路之间比较的说明图。比较是关于译码位数量对半导体集成电路芯片中的封装面积。尽管先前发明的半导体电路一次全部地译码了地址信号的所有位，按照本发明的半导体电路采用了两级译码方法。
图23是在本发明人先前发明的半导体电路和按照本发明的半导体电路之间比较的另一实例的说明图。比较是关于译码位数量对半导体集成电路芯片中的封装面积。尽管先前发明的半导体电路一次全部地译码了地址信号的所有位，按照本发明的半导体电路采用了两级译码方法。
图24是在本发明人先前发明的半导体电路和按照本发明的半导体电路之间比较的又一实例的说明图。比较是关于译码位数量对半导体集成电路芯片中的封装面积。尽管先前发明的半导体电路一次全部地译码了地址信号的所有位，按照本发明的半导体电路采用了两级译码方法。
图25是说明选通驱动器单元的结构实例的方框图。
图26是图25中说明的选通驱动器单元主要部分的工作波形图。
图27是说明图25中电平转换电路LS的结构实例的说明图。
图28是说明图25中电平转换电路LS具体实例的说明图。
图29是说明图25中锁存器的结构实例的说明图。
图30是说明图25中8位译码电路的结构实例的说明图。
图31是说明无选通门驱动器实例的电路图。
图32是说明图31中转移寄存器的电路实例的说明图。
图33是说明图32中转移寄存器的工作的波形图。
具体实施例方式
参照附图，以下将详细介绍本发明的实施例。
图1是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第一实施例。对其结构没有特定的限制，其可以形成在由单晶硅或类似材料构成的单个半导体基板上。在图1中，选通线G1、G2、G3、G4…和G256对应显示板的选通线。用于选择这些选通线的地址信号是8位的。该8位
到[7]地址信号通过地址计数器(未示出)加起来并接着被输入到译码器DCR。
在译码器DCR中在先级第一译码器DCR-A译码部分(一位)输入的8位
到[7]地址信号。其译码输出AD00和AD01分别锁存到锁存器LT中。用锁存时钟的定时进行该锁存。在译码器DCR的在先级第二译码器DCR-B译码剩余的7位地址信号，以获得译码输出AU000、AU001…和AU127。这些译码输出被锁存到各自锁存器LT中。
锁存到每个锁存器LT中的译码输出通过或非门NR被输入到高击穿电压单元。锁存的译码输出电压电平的范围例如为3V到0V。可以使用转移寄存器取代锁存电路。
在高击穿电压单元中，在在先级第一译码器DCR-A译码的“一位”译码输出AD00和AD01分别通过电平转换电路LS被转换成高达16V到-14V的电压电平。接着，通过高击穿电压反相器HV输出译码输出AD00和AD01。分别锁存到锁存器LT中的“7位”译码输出AU000、AU001…和AU127分别通过电平转换电路LS被转换成高达16V到-14V的电压电平。此后，译码输出AU000、AU001…和AU127被输入到选通驱动器GDR，每个选通驱动器包括高击穿电压与非门HND和高击穿电压反相器HV。
每个选通线G1、G2、G3、G4…和G256设置有选通驱动器GDR。这些高击穿电压与非门HND的每个输入馈给有“一位”译码输出AD00和AD01的电平转换输出。如图25所示，或非门NR是对显示板上屏幕显示进行开关的逻辑门。当输入全选信号时的非显示周期期间，或非门把显示部分像素中的电荷排放掉。
图2是说明构成图1中译码器DCR的“一位”译码器DCR-A的示意图。该译码器DCR-A包括三个反相器V，并输出有关“0”位的译码输出AD00和AD01，“0”位是地址信号的1位。
图3是说明构成图1中译码器DCR的“7位”译码器DCR-B的示意图。该译码器DCR-B包括八个反相器V，六个与非门ND和三个或非门NR。该译码器DCR-B输出有关“1”到“7”位的译码输出AU000、AU001、…和AU127，“1”到“7”位是地址信号的七位。
图4是说明图1中选通驱动器工作的波形图，每个波形的符号对应图1中相同符号标记的部分。8位[1]到[7]输入的地址信号在锁存时钟被接收到锁存器中。这通过当锁存时钟被驱动为高时、把这些位锁存到锁存器LT中来实现。为地址信号的锁存“一位”的“0”位被前置译码成AD00和AD01。为地址信号的“7位”的“1”到“7”位被前置译码成AU000、AU001、…和AU127。
对应“一位”的“0”位前置译码输出AD00和AD01和对应“7位”的“1”到“7”前置译码输出AU000、AU001…和AU127在该击穿电压单元进行电平转移。此后，在选通驱动器GDR再次译码“1”到“7”位的前置译码输出AU000、AU001、…和AU127(后置译码)。同时，它们与对应“一位”的“0”位前置译码输出AD00和AD01一起被译码。后置译码地址数据分别通过选通线端GTM作为选通信号G1、G2、G3…提供给对应的选通线。
如上面所提到的，该实施例的构造使得不是一次全部地译码地址信号的多位。而是使它们在任一位被分成两组，单独地译码每组位(前置译码)。它们产生的输出锁存到锁存电路中，锁存的输出被电平转换并接着被再次译码(后置译码)。由此，显著地减少了电平转换电路的数量。
在该实施例中，进行两级译码。该方法没有一次全部地译码8位地址信号；而是将这些位分成1位和7位，以及进行前置译码；此后，这些位被电平转换并接着后置译码(全译码)。由此，电平转换电路的数量基本上可以减半，从256个到130(128+2)个。两个电平转换电路用于一位地址信号，128个电平转换电路用于7位地址信号。但是，用于后置译码的高击穿电压与非电路HND添加到高击穿电压单元。然而，与图25中所示的结构相比能够显著地降低电平转换电路的数量。
对地址信号的位进行划分的一位是任意的，但是考虑到电路结构的简化，优选选择最高位或最低位。为了最小化布线路径，最低位是适当的。
图5是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第二实施例。在该实施例中，8位地址信号被分成两位和六位，并译码。在该附图中，与图1中相同的符号代表与图1中相同功能的部件。在该实施例中，8位
到[7]地址信号被分成两位AD
和[1]和六位AD[2]到[7]。用于前置译码的译码器DCR包括在先级第一译码器DCR-A和在先级第二译码器DCR-B。
通过在先级第一译码器DCR-A，使地址信号的两位AD
和[1]被译码成译码输出AD00到AD03，并且译码输出AD00和AD03分别被锁存到锁存器LT中。用锁存时钟的定时进行锁存。剩余的“7位”AD[2]到[7]地址信号通过在先级第二译码器DCR-B被译码成译码输出AU00到AU63，并且译码输出AU00到AU63分别被锁存到锁存器LT中。与在第一实施例中一样，此后，输出在后置译码器被完全译码，并作为选通信号G1、G2、G3…通过选通线端GTM提供给对应的选通线。
图6是说明图5中2位译码器线路的说明图，图7是说明图5中6位译码器线路的说明图。2位译码器包括两个反相器V、四个与非门ND和与与非门ND的输出端连接的四个反相器V。6位译码器包括六个反相器V、128个与非门ND和与与非门ND的输出端连接的64个或非门ND。
在该实施例中，电平转换电路的数量可以减少到1/4，从图25中256减到68(64+4)个。四个电平转换电路LS用于两位地址信号，64个电平转换电路用于六位地址信号。但是，用于后置译码的高击穿电压与非电路HND添加到高击穿电压单元。然而，与图25中所示的结构相比能够显著地降低电平转换电路的数量。用该结构，电平转换电路的数量是68个。但是，如果地址信号的位被分成四位和四位，电平转换电路的数量可以最小到32个。
图8是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第三实施例。在该实施例中，用于锁存8位地址信号的锁存电路被设置在前置译码器的在先级中。如下锁存8位地址信号锁存电路LT包括第一锁存电路LT-A和第二锁存电路LT-B。第一锁存电路LT-A锁存输入8位地址信号的一位AD
，第二锁存电路LT-B锁存输入8位地址信号的7位AD[1]到[7]。
通过在前置译码器DCR中的第一译码器DCR-A译码锁存在第一锁存电路LT-A中的AD
，通过第二译码器DCR-B译码锁存在第二锁存电路LT-B中的AD[1]到[7]。相对于其它方面，此结构与图1所示的相同。与在第一实施例中一样，此后，输出在后置译码器被整个译码，并作为选通信号G1、G2、G3…通过选通线端GTM提供给对应的选通线。
如上面所提到的，该实施例的构造使得不是一次全部地译码地址信号的多位。而是使它们在任一位被分成两组，并锁存到锁存电路中。分别地译码锁存的位组(前置译码)。前置译码产生输出被电平转换并接着被再次译码(后置译码)。由此，显著地减少了电平转换电路的数量。电平转换电路的数量基本上可以减半，从图25中的256个到130(128+2)个。两个电平转换电路用于一位地址信号，128个电平转换电路用于7位地址信号。由此，与图25中所示的结构相比能够显著地降低电平转换电路的数量。
对地址信号的位划分的一位是任意的，但是考虑到电路结构的简化，优选选择最高位或最低位。为了最小化布线路径，最低位是适当的。
图9是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第四实施例。在该实施例中，用于锁存8位地址信号的锁存电路被设置在前置译码器的在先级中。同时，锁存电路的输出端设置有若干个电平转换电路。相对于其它方面，此结构与图8所示的相同。
输入8位地址信号
到[7]的一位AD
锁存到第一锁存电路LT-A，剩余7位AD[1]到[7]锁存到第二锁存电路LT-B。通过在前置译码器DCR中的第一译码器DCR-A译码锁存在第一锁存电路LT-A中的AD
，通过第二译码器DCR-B译码锁存在第二锁存电路LT-B中的地址信号AD[1]到[7]。随后的信号处理与图1和图8中所示的相同。
如上面所提到的，该实施例的构造使得不是一次全部地译码地址信号的多位。而是使它们在任一位被分成两组，并把位组分别锁存到锁存电路中。位组被电平转换，并译码锁存电路的输出(前置译码)。由此，显著地减少了电平转换电路的数量。由于电平转换电路LS被设置在译码器DCR的在先级，它们的数量可以减少到对应地址信号位数的数量。因此，比第一、第二和第三实施例更能减少电平转换电路的数量。
图10是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第五实施例。在该实施例中，用于锁存输入地址信号的锁存电路被设置在前置译码器DCR的在先级中。同时，锁存电路LT的输出设置有若干个电平转换电路LS。8位地址信号被分成四位AD
到[3]和四位AD[4]到[7]。对于其它方面，此结构和工作与图9所示的相同。
在该实施例中，四位地址信号AD
到[3]被锁存到第一锁存电路LT-A中，剩余四位地址信号AD[4]到[7]被锁存到第二锁存电路LT-B。第一锁存电路LT-A的输出设置有四个电平转换电路LS，第二锁存电路LT-B的输出设置有四个电平转换电路LS。前置译码电路DCR与两组四个电平转换电路LS的输出连接。前置译码电路DCR包括第一译码器DCR-A和第二译码器DCR-B，每个译码器对应四个分立的电平转换电路LS。四个分立的电平转换电路LS的输出被输入到与四个分立的电平转换电路LS对应的第一译码器DCR-A和第二译码器DCR-B，并在那前置译码。对于其它方面，包括后置译码器，结构与图9所示的相同。
图11是说明图10中译码器电路的结构实例的电路图。该4位译码器电路包括四个反相器V、32个与非门ND和16个或非门NR。该译码器电路被提供地址信号的AD
到[3]，并输出译码的地址信号AD00到AD15。
如上面所提到的，该实施例的构造使得不是一次全部地译码地址信号的多位。而是使它们在任一位被分成两组，并把位组分别锁存到锁存电路中。锁存的位组被电平转换。锁存电路的输出被译码(前置译码)，接着再次被译码(后置译码)。由此，显著地减少了电平转换电路的数量。由于电平转换电路LS被设置在译码器DCR的在先级，它们的数量可以减少到对应地址信号位数的数量。因此，比第一、第二和第三实施例更能减少电平转换电路的数量。与图9的结构相比能够显著地减少前置译码器电路元件的数量。相对于第一至第五实施例，已经采用了这样的实例其中电平转换电路LS被设置在前置译码器电路的在先级或在后级。通过电平转换电路之面积与译码器电路DCR之面积的比值，确定最小化封装面积的电平转换电路的安装位置。有时，该面积可以受限于用于前置译码信号等的信号线的数量。
图12是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第六实施例。图13是说明图12中缓冲译码器驱动器的结构实例的电路图，图14是说明图12中选通驱动单元工作的波形图。在该实施例中，后置译码器与构成驱动独立选通线的选通驱动器的缓冲电路集成，以形成译码器集成选通驱动D-GDR。换句话说，后置译码功能被添加到选通驱动器的缓冲器中。在图12中，输入的8位地址信号的一位被锁存到锁存电路LT中的第一锁存器LT-A中，剩余的7位被锁存到锁存电路LT中的第二锁存器LT-B中。该结构和通过前置译码电路DCR和在先元件的处理与图9所示的相同。
在前置译码器DCR中的第一译码器DCR-A的输出通过各个高击穿电压或非门HNR被输入到缓冲译码器驱动器BDD。缓冲译码器驱动器BDD包括三个高击穿电压反相器HV。输入到每个端子的波形对应图14中相同符号表示的波形。缓冲译码器驱动器BDD的输出被输入到具有后置译码器功能的译码集成选通驱动器D-GDR。如图13所示，该译码器集成选通驱动器D-GDR包括NMOS晶体管和PMOS晶体管。
在前置译码器DCR中的第二译码器DCR-B的输出通过高击穿电压或非门HNR和两个高击穿电压反相器HV被输入到译码器集成选通驱动器D-GDR。每个译码器集成选通驱动器D-GDR对应两个选通线。
前置译码信号被输入到构成译码器集成选通驱动器D-GDR的高击穿电压反相器HV的PMOS源端。当PMOS的源端中的前置译码信号变成低电平，输出也变成低电平。然而在此时，输出并未完全变成低电平。为了克服这样现象，如图13所示，添加保持电平的NMOS晶体管。由此，例如，可以减少图9中的高击穿电压与非门HND。
以下描述工作实例。如果地址的所有位AD都为“0”，那么缓冲译码器驱动器BDD的输出BDT00在高电平，输出BDB00在低电平。第二译码器DCR-B的输出BUB000变成低电平，选择对选通线的输出。如果仅地址位
在“1”，BDB00在低电平，那么BDB00在低电平和BDB00在高电平。由于BDB在低电平，G1变到低电平使电流在PMOS源端和PMOS漏端流过。并且当BUB00和G1间的电压差变得小于或等于PMOS的阈值电压时，PMOS截止，G1变成浮置电平。但是，由NMOS晶体管控制G1以把电平保持在低电平或VGL电平。
在该实施例中，选通驱动器的缓冲电路设置有译码功能。那么，使得选通驱动器可以用作后置译码器，后置译码器使用从地址信号位前置译码信号产生的控制信号。由此，显著地减少了电平转换电路的数量。取消了后置译码器电路中与非电路HND，并可以减小封装面积。
图15是说明用于驱动显示板的选通驱动器单元的主要部分结构实例的方框图，其是按照本发明半导体电路的第七实施例。这是图12中缓冲译码器驱动器BDD结构的另一实例。相对于与缓冲译码器驱动器BDD相比的其它方面，结构与图12中的相同。图16是图15中所示的缓冲译码器驱动器BDD的工作波形图。
通过添加图13中所示的电路获得了图15中的电路，包括一电平转换电路LS、一延迟电路DL、一高击穿电压同门HXNR、两个高击穿电压反相器HV、一高击穿电压与非门HND，和一高击穿电压或非门HNR。由此，图15中的电路被构造成具有短路功能的缓冲译码器驱动器BDD。
用图12中的结构，缓冲译码器驱动器干预至选通线的输出电压，由此消耗了功率。在该实施例中，添加了图16中描绘的短路功能，一次短路选通电压以接地GND等。由此，减小了选通充电/放电电流，进而防止增加封装面积。
图16的波形描绘了与图15中相同符号表示的那些元件的波形。如图16所示，图12中缓冲译码器驱动器BDD的波形和选通输出的波形(这里仅描绘G1的波形)在它们上升端和下降端的中间点具有拐点。(拐点定义为增加或减少中正负变化率反相的点)这些拐点位于点P输出的上升端和下降端，用图15中延迟电路DL延迟的定时使点P变成低电平。
在该实施例中，通过到选通端输出的波形中的拐点，可以检查后置译码器的工作。
图17(a)和17(b)是集成电路芯片布局的实例比较的说明图。图17(a)说明安装有本发明人在先发明的半导体电路的集成电路芯片的布局。图17(b)说明安装有按照本发明的半导体电路的集成电路芯片的布局。在图17(b)中的集成电路芯片对应本发明的一个实施例，其中地址信号被分成1位和7位，并分两级译码。
图17(a)和17(b)的左半部分是缓冲器BF部分，右半部分是电平转换电路部分。缓冲器BF包括PMOS晶体管和NMOS晶体管，并包括它们的扩散层K、选通层G、接触层C、布线层L、和栅极、源极和漏极。在图17和18中，缓冲器BF是与图1、5、8、9、10和12各个实施例中选通端GTM连接的反相器HV。
在图17(b)所示的本发明的实施例中，8位地址信号被分成1位和7位，并分两级译码前置译码和后置译码。从图17(a)和图17(b)之间的比较可以明显看出，图17(b)中电平转换电路LS的数量小于图17(a)中所示的集成电路芯片的数量。相应地，能够减小封装面积，获得小集成电路芯片。
图18(a)和18(b)是集成电路布局的另一实例的比较的说明图。图18(a)说明安装有本发明人先前发明的半导体电路的集成电路芯片的布局。图18(b)说明安装有按照本发明的半导体电路的集成电路芯片的布局。在图18(b)中的集成电路芯片还对应本发明的一实施例，其中地址信号被分成一位和7位，并在两级中译码。
在图18(a)和18(b)中，MOS晶体管的源极还用作邻近MOS晶体管的源极以减小封装面积。在图18(b)所示本发明的实施例中电平转换电路的数量明显变少。因此，能够减小封装面积，获得了小集成电路芯片。因为电平转换电路LS的数量小于用于输出选通信号的选通线端GTM的数量，增加了布局中的自由度。可以再次减小封装面积，并获得了小集成电路芯片。因为电平转换电路LS的数量小于用于输出选通信号的输出缓冲器BF的数量，增加了布局中的自由度。可以再减小封装面积，并获得了小集成电路芯片。
图19是说明用于驱动显示板的选通驱动器单元的结构实例的方框图，其是按照本发明半导体电路的第八实施例。在该实施例中，在显示板PNL中结合若干选通驱动器。结合的选通驱动器包括薄膜晶体管，例如由低温多晶硅半导体构成。此处指定产生用于显示板的地址信号的选通驱动器为无选通门驱动器。在该实施例中，8位输入的地址信号锁存到锁存电路LT中。锁存电路LT包括第一锁存器LT-A和第二锁存器LT-B，每个锁存器锁存四位，并按4位锁存地址信号。
锁存到第一锁存器LT-A和第二锁存器LT-B中的两组四位地址信号通过电平转换电路LS被分别转换电平，并被输入到译码器DCR。译码器DCR包括第一译码器DCR-A和第二译码器DCR-B，每个译码器译码地址信号的四个电平转换的位。第一译码器DCR-A和第二译码器DCR-B的输出通过高击穿电压或非门HNR和高击穿电压反相器HV被施加到与显示板的选通线连接的端GTM。由此，在该实施例中，可以用一个与非门HND取代在本发明人在先发明的实施例中所需的板GIPNL中的转移寄存器SR，并能够减小显示板的面积。而且，显著地减少了电平转换电路的数量，并能够减小按照本发明半导体集成电路的面积。
图20是说明应用于本发明的单片液晶显示板驱动器实例的方框图。该单片液晶显示板驱动器包括通过并联总线与外部信号源连接的系统接口SYS-I/F；被提供RGB指示数据的的外部显示接口RGB-I/F；定时产生电路TMG；图形RAM G-RAM；源驱动器SDR；选通驱动器GDR；和灰度电压产生电路GSVG-1和GSVG-2。此外，单芯片液晶显示板驱动器包括变址寄存器IXR；控制寄存器CRG；BGR电路BGR(RGB到BGR转换)；RAM地址计数器ADC；写数据锁存器WDL；读数据锁存器RDL；伽马灰度电路γ；选通地址计数器GADC；振荡电路OSC等。
图21(a)和21(b)是集成电路芯片布局实例比较的示意图。图21(a)说明本发明人先前发明的单片液晶显示板驱动器。图21(b)说明按照本发明的的单片液晶显示板驱动器。在本发明人在先发明的布局中，在中心安装两个分开的图形RAM G-RAM，并提供源端S。在图形RAM G-RAM的两侧设置两个电平转换电路(电平转移器)LS、一缓冲器BF和一灰度电压产生电路GSVG-1或GSVG-2，并分别提供选通输出端G。
如图21(b)所示，按照本发明的半导体集成电路芯片比图21(a)所示的本发明人在先发明的芯片小。因此，从附图中可以看出，在按照本发明的实施例中减小了布局的整体尺寸。而且，因为电平转换电路LS的面积很小，增加了布局的自由度。在具有单个选通驱动器的半导体集成电路芯片或没有图形RAM G-RAM的芯片中，进一步减小尺寸，并进而增加布局中的自由度。
图22至24是在本发明人先前发明的半导体电路和按照本发明的半导体电路之间比较的说明图。比较是关于译码位数量对半导体集成电路芯片中的封装面积。尽管先前发明的半导体电路一次全部地译码了地址信号的所有位，按照本发明的半导体电路采用了两级译码方法。图22说明的结构使得前置译码并锁存输入的地址信号，对所得到的输出进行电平转换并接着进行后置译码。图23说明的结构使得锁存并前置译码输入的地址信号，对所得到的输出进行电平转换并接着进行后置译码。图24说明的结构使得锁存、电平转换并接着前置译码输入的地址信号，此后进行后置译码。
相对于图22至24，不考虑布线区的面积或类似因素。在图22至24中，水平轴代表构成地址信号的位如何分割和组合，垂直轴代表在半导体集成电路芯片上各个元件的面积(相对值)。图22示出以上锁存电路、译码器电路、电平转换电路(电平转移器)和缓冲器的面积。图23示出以上锁存电路、译码器电路、电平转换电路(电平转移器)和缓冲器的面积。图24示出以上锁存电路、电平转换电路(电平转移器)、译码器电路和缓冲器的面积。
在图22至图24任意一图中，可以明显看出如果构成8位地址信号的位被分成四位和四位，并被前置译码和后置译码，则使面积最小化。至于如何对于构成地址信号的位进行分割、前置译码和后置译码，以下也是显而易见的分割位数之间差的绝对值越小，可以减少更多的封装面积。例如，当分割位的组合是五位和三位，封装面积比7位和1位组合时减小的要多。同时，相对于图22和23通过减少电平转换电路的数量，相对于图24通过减少构成译码器电路的元件数量，减小了封装面积。
在上述实施例中，不是一次全部地译码构成地址信号的多个位，而是对它们一次译码(前置译码)并接着再次译码(后置译码)。用这种结构，显著地减少了电平转换电路的数量。译码了地址信号的若干位，并独立地译码地址信号的剩余位。用这种结构，能够减小译码器的面积。不是所有的选通驱动器包括在高击穿电压单元中，而是它们被分成高击穿电压单元和低击穿电压单元。由此，能够减小功率消耗和封装面积。
权利要求
1.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括有源元件的多个像素，所述有源元件包含所述选通端，该半导体电路包括一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码用于选择所述选通端的地址信号的若干位，在先级第二译码器译码该地址信号的剩余位；和若干个后置译码电路，译码所述前置译码电路中译码器的译码输出。
2.按照权利要求1的半导体电路，包括若干个锁存电路，分别锁存所述在先级第一译码器和所述在先级第二译码器的译码输出；和若干个电平转换电路，使锁存在所述锁存电路中的所述在先级第一译码器和所述在先级第二译码器的译码输出的各自电压电平的绝对值转移到高电压侧；其中所述电平转换电路的输出被输入到所述后置译码电路。
3.按照权利要求2的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位，和其中所述在先级第一译码器译码最高位或最低位。
4.按照权利要求2的半导体电路，其中，使基于所述地址信号的输出信号的电压电平绝对值转移到高电压侧的电平转移器的数量少于用于输出选通信号的选通线端的数量。
5.按照权利要求1的半导体电路，包括一个锁存电路，包括第一锁存器和第二锁存器，第一锁存器锁存用于选择所述选通端的地址信号的若干位，第二锁存器锁存剩余位；若干个电平转换电路，使所述在先级第一译码器和所述在先级第二译码器的输出的各自电压电平的绝对值转移到高电压侧；其中，锁存在所述第一锁存器中的所述若干位被输出到所述在先级第一译码器，锁存在所述第二锁存器中的所述剩余位被输出到所述在先级第二译码器，和其中，经过所述电平转换电路，所述在先级第一译码器和所述在先级第二译码器的输出被输出到所述后置译码电路。
6.按照权利要求5的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位，和其中所述在先级第一译码器译码最低位。
7.按照权利要求5的半导体电路，其中所述后置译码电路的击穿电压比用于根据所述地址信号锁存信号的锁存电路的击穿电压高。
8.按照权利要求5的半导体电路，包括一个锁存电路，包括第一锁存器和第二锁存器，第一锁存器锁存用于选择所述选通端的所述地址信号的若干位，第二锁存器锁存剩余位；和若干个电平转换电路，使锁存在所述第一锁存器和所述第二锁存器中的所述若干位和所述剩余位的各自电压电平的绝对值转移到高电压侧；其中，所述第一锁存器的输出经过所述电平转换电路被输入到所述在先级第一译码器，和所述第二锁存器的输出经过所述电平转换电路被输入到所述在先级第二译码器。
9.按照权利要求8的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位。
10.按照权利要求8的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是4位，所述地址信号的剩余位是4位。
11.按照权利要求1的半导体电路，其中所述后置译码电路是缓冲译码器，其还用作缓冲电路。
12.按照权利要求11的半导体电路，其中所述地址信号包括8位，所述地址信号的若干位是1位，所述地址信号的剩余位是7位。
13.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括有源元件的多个像素，所述有源元件包含所述选通端，其中，输出到所述选通端的波形在第一参考电压和第二参考电压之间变化，第二参考电压比第一参考电压低，当该波形变化时，该波形在所述第一参考电压和所述第二参考电压之间具有若干个拐点。
14.按照权利要求1的半导体电路，包括从外部信号源接收并行信号的系统接口电路；接收RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；向所述选通端提供选通信号的选通驱动器。
15.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括所述选通端的多个像素，该电路包括一个前置逻辑电路，包括在先级第一逻辑门和在先级第二逻辑门，在先级第一逻辑门接收用于选择所述选通端的地址信号的若干位信号，在先级第二逻辑门接收该地址信号的剩余位信号；若干个后置逻辑门，接收所述第一和第二逻辑门的输出；若干个锁存电路，用于根据所述地址信号锁存信号；和若干个电平转换电路，使所述锁存电路的输出信号的电压电平绝对值转移到高电压侧，其中，后置逻辑门的击穿电压比所述锁存电路的击穿电压高，所述电平转换电路的数量比用于输出所述选通信号的选通线端的数量少。
16.按照权利要求15的半导体电路，包括若干个锁存电路，分别锁存所述在先级第一逻辑门和所述在先级第二逻辑门的输出；和所述电平转换电路，使锁存在所述锁存电路中的所述在先级第一逻辑门和所述在先级第二逻辑门的译码输出的各自电压电平的绝对值转移到高电压侧；其中，所述电平转换电路的输出被输入到所述后置译码电路。
17.按照权利要求15的半导体电路，包括包括第一锁存器和第二锁存器的所述锁存电路，第一锁存器锁存用于选择所述选通端的地址信号的若干位，第二锁存器锁存剩余位；所述电平转换电路，使所述在先级第一逻辑门和所述在先级第二逻辑门的输出的各自电压电平的绝对值转移到高电压侧；其中向所述在先级第一逻辑门输出锁存在所述第一锁存器中的所述若干位，向所述在先级第二逻辑门输出锁存在所述第二锁存器中的所述剩余位，和其中，所述在先级第一逻辑门和所述在先级第二逻辑门的输出经过所述电平转换电路被输出到所述后置译码电路。
18.按照权利要求15的半导体电路，包括包括第一锁存器和第二锁存器的所述锁存电路，第一锁存器锁存用于选择所述选通端的地址信号的若干位，第二锁存器锁存剩余位；所述电平转换电路，使锁存在所述第一锁存器和所述第二锁存器中的所述若干位和所述剩余位的各自电压电平的绝对值转移到高电压侧；其中，所述第一锁存的输出经过所述电平转换电路被输入到所述在先级第一逻辑门输入，所述第二锁存的输出经过所述电平转换电路被输入到所述在先级第二逻辑门。
19.按照权利要求15的半导体电路，其中所述后置逻辑门是缓冲逻辑门，其还用作缓冲电路。
20.按照权利要求16的半导体电路，其中所述电平转换电路被分成若干个第一电平转换电路，使锁存在所述锁存电路中的所述在先级第一逻辑门的译码输出转移到高电压侧，和若干个第二电平转换电路，使锁存在所述锁存电路中的所述在先级第二逻辑门的译码输出转移到高电压侧，和其中所述第一电平转换电路和所述第二电平转换电路彼此数量相同。
21.一种半导体电路，用于向显示板的选通端提供选通信号，在显示板中以矩阵图形排列包括所述选通端的多个像素，包括一个前置译码电路，接收和译码用于选择所述选通端的地址信号的位信号；若干个后置译码电路，接收和译码所述译码电路的输出；若干个锁存电路，用于根据所述地址信号锁存信号；和若干个电平转换电路，使所述锁存电路的输出信号的电压电平的绝对值转移到高电压侧；其中，所述后置译码电路的击穿电压比所述锁存电路的击穿电压高，所述电平转换电路的数量比用于输出所述选通信号的选通线端的数量少。
22.按照权利要求21的半导体电路，包括一个锁存电路，锁存所述前置译码电路的译码输出；和若干个电平转换电路，使锁存在所述锁存电路中的所述前置译码电路的译码输出的电压电平的绝对值转移到高电压侧，其中，所述电平转换电路的输出被输入到所述后置译码电路。
23.按照权利要求21的半导体电路，其中，基于所述地址信号转移输出信号的电压电平的绝对值的电平转移器的数量比用于输出所述选通信号的选通线端的数量少。
24.按照权利要求21的半导体电路，包括若干个锁存电路，锁存用于选择所述选通端的地址信号的若干位；和若干个电平转换电路，使所述前置译码电路的输出的电压电平的绝对值转移到高电压侧，其中，锁存在所述锁存电路中的所述地址信号的若干位被输出到所述前置译码电路，和其中，所述前置译码电路的输出经过所述电平转换电路被输出到所述后置译码电路。
25.按照权利要求21的半导体电路，其中，所述后置译码电路的击穿电压比用于根据所述地址信号锁存信号的所述锁存电路的击穿电压高。
26.按照权利要求21的半导体电路，包括所述锁存电路，锁存用于选择所述选通端的所述地址信号的若干位；和若干个电平转换电路，使锁存在所述锁存电路中的所述地址信号的若干位的电压电平的绝对值转移到高电压侧，其中，所述锁存电路的输出经过所述电平转换电路被输入到所述后置译码电路。
27.按照权利要求21的半导体电路，其中，所述后置译码电路是缓冲译码器，其还用作缓冲电路。
28.按照权利要求21的半导体电路，包括从外部信号源接收并行信号的系统接口电路；接收RGB指示数据的外部显示接口电路；定时产生电路；灰度电压产生电路；图形RAM；源驱动器；向所述选通端提供选通信号的选通驱动器。
全文摘要
本发明涉及一种半导体电路，具有减小的电路尺寸，还涉及通过集成该半导体电路获得并使芯片尺寸减小的半导体集成电路芯片。本发明使用双译码方法。该方法使用一个前置译码电路，包括在先级第一译码器和在先级第二译码器，在先级第一译码器译码8位地址信号的任意位，在先级第二译码器译码剩余位；若干个电平转换电路，转移前置译码电路的输出电平；和若干个后置译码电路，译码在前置译码电路中的译码器的输出，通过电平转换电路转换电平。
文档编号H04N5/70GK1591098SQ20041005492
公开日2005年3月9日 申请日期2004年7月21日 优先权日2003年8月27日
发明者立花利一, 岩崎良贵, 远藤一哉, 坂卷五郎 申请人:株式会社瑞萨科技