半导体集成电路的制作方法
【专利说明】半导体集成电路
[0001]相关申请案
[0002]本申请案享有以日本专利申请2014-259426号(申请日:2014年12月22日)作为基础申请案的优先权。本申请案是通过参照所述基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及一种能够实现低耗电控制的半导体集成电路。
【背景技术】
[0004]作为半导体集成电路(LSI (Large Scale Integrat1n，大规模集成电路))的低耗电(省电)控制技术的代表性方法，有如下方法:对控制对象的电路定义运转状态与待机状态，关于电路不进行处理的待机状态削减耗电。
[0005]待机状态下的耗电削减的具体实现方法可以列举通过时钟门控削减动态电流、或通过电源切断削减泄漏电流。时钟门控由于快速恢复为正常动作，因此对处理性能的影响少，但另一方面，与电源切断相比削减耗电的效果变差。相反，电源切断削减耗电的效果大，但另一方面，恢复为正常动作耗费时间，因此对软件控制或处理性能的影响大。
[0006]为了兼顾低耗电化与处理性能提高，必须针对每一应用进行控制或与处理性能有关的调整，这将导致开发成本的增加。例如需要如下等作业:相应于应用内的待机时间的长度，而决定开启或不开启省电控制，或者对将省电方法仅设为时钟门控或实施时钟门控与电源切断这两者等逐一详查并进行软件安装。
【发明内容】
[0007]本发明的实施方式提供一种能够兼顾低耗电化与处理性能提高的半导体集成电路。
[0008]实施方式的半导体集成电路具有运算处理电路、第I时钟门控电路、第I电源开关、第2时钟门控电路、第2电源开关及控制器。运算处理电路具备:第I处理器内核，进行运算处理；以及共用部，包含存储数据及程序的高速缓冲存储器。第I处理器内核及共用部的至少任一者被分割为第I电路与第2电路。第I时钟门控电路向第I电路供给或停止供给时钟信号。第I电源开关向第I电路供给或切断电源电压。第2时钟门控电路向第2电路供给或停止供给所述时钟信号。第2电源开关向第2电路供给或切断所述电源电压。控制器控制第I及第2时钟门控电路与第I及第2电源开关。
【附图说明】
[0009]图1是表示实施方式的半导体集成电路的构成的框图。
[0010]图2是表示所述实施方式中的CPU的详细构成的图。
[0011]图3是表示所述实施方式中的CPU的内核的构成的图。
[0012]图4是表示所述实施方式中的CPU的共用部的构成的图。
[0013]图5是表示所述实施方式中的CPU的省电控制单位的图。
[0014]图6A?C是表不所述实施方式中的子内核的构成例的图。
[0015]图7A?C是表示所述实施方式中的子共用部的构成例的图。
[0016]图8A及B是表示所述实施方式中的子内核的构成例的图。
[0017]图9A及B是表示所述实施方式中的子共用部的构成例的图。
[0018]图10是表示所述实施方式中的子内核所包含的功能模块的图。
[0019]图11是表示所述实施方式中的省电控制器的构成的框图。
[0020]图12是表示所述实施方式中的省电控制接通器的构成的框图。
[0021]图13是表示所述实施方式中的省电控制定序器的构成的框图。
[0022]图14是表示所述实施方式中的省电模式切换器的构成的框图。
[0023]图15是表示所述实施方式中的唤醒因素历史缓冲器的构成的框图。
[0024]图16是表示所述实施方式中的模式寄存器的构成的框图。
[0025]图17是表示所述实施方式中的省电模式切换判定器的构成的框图。
[0026]图18是表示所述实施方式中的省电控制模式I的控制方法的图。
[0027]图19是表示所述实施方式中的省电控制模式2的控制方法的图。
[0028]图20是表示所述实施方式中的省电控制模式3的控制方法的图。
[0029]图21是表示所述实施方式中的省电控制模式4的控制方法的图。
[0030]图22是表示所述实施方式的半导体集成电路的动作的流程图。
[0031]图23是表示所述实施方式中的省电控制器的动作的流程图。
[0032]图24是表示所述实施方式中的省电模式切换器的动作的流程图。
【具体实施方式】
[0033]以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有相同功能及构成的构成要素附上相同符号，只必要时进行重复说明。
[0034][实施方式]
[0035]对本实施方式的能够实现低耗电控制的半导体集成电路进行说明。
[0036]1.半导体集成电路的构成
[0037]图1是表示实施方式的半导体集成电路的构成的框图。半导体集成电路I具备CPU (central processing unit，中央处理单元)10、省电控制器 20、RAM (random accessmemory，随机存取存储器)30、周边接口(周边IF) 40、及中断控制器50。总线60将CPU10、省电控制器20、RAM30、周边接口(周边IF) 40、及中断控制器50连接。省电控制的对象为CPU10，省电控制器20对CPUlO内的控制对象区域进行省电控制。此处，列举CPUlO为例子进行说明，但也能够应用于三维图形处理器或视频图形处理器等。
[0038]CPUlO是具有对数据实施运算操作等一些处理的功能的装置，具备多个电路。CPUlO的详细构成将在下文叙述。
[0039]省电控制器20进行将CPUlO内的控制对象区域(电源区)设定为省电状态的省电控制。为了进行省电控制，省电控制器20将时钟控制信号CC1、CC2、控制信号PC1、PC2、RCU RC2、RC3输出到CPU10。RAM30存储CPUlO所执行的程序或用于控制CPUlO内的控制对象区域的固件等。进而，RAM30被用作CPUlO的作业区域。
[0040]周边接口 40根据从外部输入的各种事件，而对中断控制器50输出中断请求。中断控制器50将中断请求以唤醒因素信号的形式输出到省电控制器20。CPUlO也将唤醒因素信号或休眠因素信号输出到省电控制器20。唤醒因素信号是成为在CPUlO内的控制对象区域停止动作时重新进行动作的因素的信号。休眠因素信号SP是表示能够使CPUlO内的控制对象区域停止动作并进入待机状态的信号。
[0041]以下，对本实施方式中的CPUlO的构成进行详细说明。
[0042]图2是表示CPUlO的详细构成的图。CPUlO具备处理器内核PO、处理器内核P1、及共用部CO。处理器内核(以下记为内核)P0、P1分别为独立地作为运算处理电路发挥作用的电路部分。图3中表示内核PO或Pl的构成。内核PO具有运算处理部I1、指令处理部12、数据处理部13、及存储器系统14作为功能单位。内核Pl也同样地具有运算处理部I1、指令处理部12、数据处理部13、及存储器系统14作为功能单位。共用部CO是通过内核PO、Pl而被共同利用的部分。图4中表示共用部CO的构成。共用部CO具有存储器系统(控制高速缓冲存储器的存储器控制部)15、16、高速缓冲存储器17、及其他电路部18作为功能单位。高速缓冲存储器17存储与CPUlO外部之间收发的数据及程序等。存储器系统15、16包含控制高速缓冲存储器17的存储器控制部等。
[0043]接下来，对本实施方式的CPUlO中能够实现省电控制的单位进行说明。
[0044]图5是表示CPUlO中能够实现省电控制的单位的图。例如将内核PO针对每一省电控制单位分割为2个，设为子内核P0-1、P0-2。另外，将内核Pl针对每一省电控制单位分割为2个，设为子内核Pl-1、P1-2。
[0045]子内核Ρ0-1、Ρ0-2、Ρ1-1、Ρ1-2分别具有I个功能单位或多个功能单位。图6A、图6B中表示子内核P0-1、P0-2的构成例。例如，如图6A所示，子内核PO-1包含指令处理部
12、数据处理部13、及存储器系统14，子内核P0-2包含运算处理部II。子内核Pl_l、Pl_2也同样地包含图6A所示的构成。
[0046]另外，如图6B所示，子内核PO-1包含数据处理部13及存储器系统14，子内核P0-2包含运算处理部Il及指令处理部12。子内核P1-UP1-2也同样地包含图6B所示的构成。
[0047]此处，表示将内核