电削减效果的省电状态(第2省电状态)的省电模式。换句话来说，省电控制器20使控制对象区域转换为第2省电状态，所述第2省电状态与第I省电状态相比耗电的削减量大，但从所述省电状态向运转状态的转换时间长。
[0135]另外，也可采用如下等控制方法:在第I省电状态下，例如对控制对象区域中的第I比率(例如30%)的区域进行时钟的供给停止，在第2省电状态下，对控制对象区域中的第2比率(例如70% )的区域进行时钟的供给停止。另外，也可采用如下等控制方法:在第I省电状态下，对控制对象区域中的第I比率(例如30% )的区域进行电源电压的供给切断，在第2省电状态下，对控制对象区域中的第2比率(例如70% )的区域进行电源电压的供给切断。进而，也可采用如下等控制方法:在第I省电状态下，对控制对象区域中的100%的区域进行电源电压的供给切断，在第2省电状态下，对控制对象区域中的100%的区域切断电源电压的供给，并且进行数据保持部的电源切断。
[0136]此处，作为第I比率设为30%，作为第2比率设为70%，但第2比率只要大于第I比率，则也可为其他比率。另外，也可为在第I省电状态及第2省电状态下，进行时钟的供给停止与电源电压的供给切断这两者，以第2省电状态相比第I省电状态耗电的削减量变大的方式进行控制。
[0137]另外，在本实施方式中，能够定义多个省电模式，通过硬件自动地进行这些省电模式的切换，能够兼顾低耗电化的效果与处理性能提高，并且容易进行软件控制，也能够提高软件的维护性。由此，能够降低为了低耗电化的软件的导入成本。
[0138]如上所述，根据实施方式，可以提供一种能够兼顾低耗电化与处理性能提高的半导体集成电路。
[0139]虽对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
【主权项】
1.一种半导体集成电路，其特征在于包括: 运算处理电路，具备进行运算处理的第I处理器内核、及包含存储数据及程序的高速缓冲存储器的共用部，所述第I处理器内核及所述共用部的至少任一者被分割为第I电路与第2电路； 第I时钟门控电路，向所述第I电路供给或停止供给时钟信号； 第I电源开关，向所述第I电路供给或切断电源电压； 第2时钟门控电路，向所述第2电路供给或停止供给所述时钟信号； 第2电源开关，向所述第2电路供给或切断所述电源电压；以及 控制器，控制所述第I及第2时钟门控电路、及所述第I及第2电源开关。2.根据权利要求1所述的半导体集成电路，其特征在于:还具备第3时钟门控电路、第3电源开关、第4时钟门控电路及第4电源开关中的所述第3时钟门控电路及第3电源开关、或所述第4时钟门控电路及第4电源开关的至少任一者，所述第3时钟门控电路向所述共用部供给或停止供给所述时钟信号，所述第3电源开关向所述共用部供给或切断所述电源电压，所述第4时钟门控电路向所述第I处理器内核供给或停止供给所述时钟信号，所述第4电源开关向所述第I处理器内核供给或切断所述电源电压， 所述控制器控制所述第3时钟门控电路及第3电源开关、或所述第4时钟门控电路及第4电源开关的所述至少任一者。3.根据权利要求1所述的半导体集成电路，其特征在于:所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一者具有数据保持部，所述数据保持部在所述电源电压的供给被切断时保持此前的处理数据。4.根据权利要求1所述的半导体集成电路，其特征在于:所述第I电路具有第I功能单位，第2电路具有与所述第I功能单位不同的第2功能单位。5.根据权利要求4所述的半导体集成电路，其特征在于:在所述处理器内核包含所述第I电路及第2电路的情况下，所述第I功能单位及第2功能单位的至少任一者包含运算处理部、指令处理部、数据处理部、及存储器系统的至少任一者。6.根据权利要求4所述的半导体集成电路，其特征在于:在所述共用部包含所述第I电路及第2电路的情况下，所述第I功能单位及第2功能单位的至少任一者包含高速缓冲存储器及控制所述高速缓冲存储器的存储器控制部的至少任一者。7.根据权利要求1所述的半导体集成电路，其特征在于:所述第I电路与第2电路根据与功能单位无关的特定面积或形状的任一者而被分割。8.根据权利要求1所述的半导体集成电路，其特征在于:所述控制器具有将所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一者控制为省电状态的多个省电模式， 根据成为使所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一者启动为运转状态的因素的唤醒信号的输入频率，所述控制器从所述多个省电模式选择针对所述至少任一者的省电模式。9.根据权利要求8所述的半导体集成电路，其特征在于:所述控制器具有缓冲器，所述缓冲器存储所述唤醒信号、及所述唤醒信号的输入时刻， 所述控制器算出最新输入的所述唤醒信号的输入时刻与η个前输入的所述唤醒信号的输入时刻的时刻差，其中η为I以上的整数， 将所述时刻差与切换阈值加以比较，根据所述比较结果，所述控制器选择针对所述至少任一者的省电模式。10.根据权利要求9所述的半导体集成电路，其特征在于:所述控制器所控制的所述省电状态具有第I省电状态、及相比所述第I省电状态耗电的削减量大的第2省电状态， 在所述时刻差小于所述切换阈值的情况下，所述控制器使所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一者转换为所述第I省电状态， 在所述时刻差为所述切换阈值以上的情况下，所述控制器使所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一者转换为所述第2省电状态。11.根据权利要求10所述的半导体集成电路，其特征在于:所述第I省电状态包含对所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一者停止所述时钟信号的供给， 所述第2省电状态包含对所述至少任一者切断所述电源电压的供给。12.根据权利要求10所述的半导体集成电路，其特征在于:所述第I省电状态是对所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一个区域中的第I比率的区域停止所述时钟信号的供给， 所述第2省电状态是对所述至少任一个区域中的大于所述第I比率的第2比率的区域停止所述时钟信号的供给。13.根据权利要求10所述的半导体集成电路，其特征在于:所述第I省电状态是对所述第I电路、所述第2电路、所述第I处理器内核、及所述共用部的至少任一个区域中的第I比率的区域切断所述电源电压的供给， 所述第2省电状态是对所述至少任一个区域中的大于所述第I比率的第2比率的区域切断所述电源电压的供给。14.根据权利要求1所述的半导体集成电路，其特征在于:所述运算处理电路还具备进行运算处理的第2处理器内核，所述第2处理器内核被分割为第3电路及第4电路，所述第I及第2处理器内核共有所述共用部所包含的所述高速缓冲存储器，且所述半导体集成电路还包括: 第5时钟门控电路，向所述第3电路供给或停止供给所述时钟信号； 第5电源开关，向所述第3电路供给或切断所述电源电压； 第6时钟门控电路，向所述第4电路供给或停止供给所述时钟信号；以及 第6电源开关，向所述第4电路供给或切断所述电源电压； 所述控制器控制所述第5及第6时钟门控电路、及所述第5及第6电源开关。15.根据权利要求3所述的半导体集成电路，其特征在于:还具有第7电源开关，所述第7电源开关向所述数据保持部供给或切断电源电压。
【专利摘要】实施方式的半导体集成电路具有运算处理电路、第1时钟门控电路、第1电源开关、第2时钟门控电路、第2电源开关及控制器。运算处理电路具备：第1处理器内核，进行运算处理；以及共用部，包含存储数据及程序的高速缓冲存储器。第1处理器内核及共用部的至少任一者被分割为第1电路与第2电路。第1时钟内控电路向第1电路供给或停止供给时钟信号。第1电源开关向第1电路供给或切断电源电压。第2时钟门控电路向第2电路供给或停止供给所述时钟信号。第2电源开关向第2电路供给或切断所述电源电压。控制器控制第1及第2时钟门控电路与第1及第2电源开关。
【IPC分类】G06F1/32
【公开号】CN105718020
【申请号】CN201510954027
【发明人】小原义久
【申请人】株式会社东芝
【公开日】2016年6月29日
【申请日】2015年12月17日
【公告号】EP3037914A1, US20160179176