专利名称：数字pll的锁定检测电路的制作方法
技术领域：
本发明涉及与数字PLL(锁相环)电路一起使用的、用于检测PLL是否对输入信号进行了锁定的数字PLL的锁定检测电路。
背景技术：
在重放光盘时，将从光盘再生的信号输入数字PLL，再生时钟信号，再生用该时钟信号记录的信息信号的光盘再生装置正在实用化。在这里，若能用锁定检测电路迅速地检测数字PLL是处于同步状态，还是偏离同步状态，那么就可以在解锁状态时增大PLL的环路增益，加速用于进行锁定的响应速度，或者在锁定状态时减小PLL的环路增益，得到频率对于输入的噪声信号成分稳定的时钟信号，能够实现合适的光盘再生装置。
图7示出了现有例的数字PLL电路的结构，参照附图对其动作进行说明。
该图所示的具有锁定检测功能的数字PLL电路由相位比较电路11、环路滤波器12、数字控制振荡器13、相位差检测电路14和锁定判断电路15构成。
首先，具有噪声成分和相位误差成分的输入信号被提供给相位比较电路11和相位差检测电路14各自的一个输入端子。由数字控制振荡器13引起振荡的振荡输出被提供给相位比较电路11和相位差检测电路14各自的另一个输入端子。
相位比较电路11检测输入的信号与数字控制振荡器的输出的相位差，输出关于相位差的误差信号。误差信号被输入至环路滤波器12，利用累加处理增强误差信号的低频成分。增强了低频成分的误差信号被输入至数字控制振荡器13。数字控制振荡器13按照输入的数字信号的频率进行振荡，利用该振荡输出生成用于驱动未图示的其他数字电路的时钟信号等。
上述的相位差检测电路14检测输入的两个信号的相位差。即，当数字PLL电路对输入信号进行了锁定(同步)时，检测不到相位差信号，当数字PLL电路未进行锁定时，以及当输入信号中包含的噪音成分和相位误差成分多时，检测到相位差信号。
锁定判断电路15将相位差信号的绝对值的大小与设定为基准的电压进行比较，当大于基准设定值时，判定处于解锁状态。安装有数字PLL电路的例如光盘再生装置，根据判定的锁定状态的信号，使再生信号解码电路工作，获得解码输出。
作为例子，在专利文献1中有如下记述。借助于检测作为PLL的相位比较器的输出的相位误差在规定期间的平均值超过规定的设定值，来实现PLL的解锁检测。
另外，在专利文献2的例中，仅当PLL相位比较误差与锁定判断用基准设定值的比较结果连续超过设定次数地低于基准设定值时，才判定为锁定状态。
但是，在专利文献1的例所示的解锁检测中，即使在重放光盘时PLL处于锁定状态，在输入了易受传递特性变坏的影响的反转间隔短的信号等相位误差大的信号时，就难以区别检测出的信号是因反转间隔短的输入信号而产生，还是由于PLL的解锁而检测出了相位误差。还有，在PLL随动时提高了PLL的增益时，更加不能判断它们的区别。
另外，就由重放光盘得到的输入信号的情形，说明专利文献2的例中所示的锁定和解锁的检测。在重放光盘时，在反转间隔长的输入信号时，因不易受传递特性变坏的影响，所以PLL容易锁定，也容易进行锁定状态的判定。但是，在反转间隔短的输入信号时，由于受传递特性变坏的影响，所以相位误差增大，检测出超过基准值的相位误差的情形居多。反转间隔短的信号多随机地含在输入信号中。因此，在连续输入反转间隔短的信号等时，尽管PLL已锁定，有时也会误判为解锁状态。即，在专利文献2公开的PLL的锁定状态判断中也常包含误判断。
专利文献1特开2002-358739号公报专利文献2特许第3028955号公报发明内容于是，本发明旨在实现对随机混合输入不易受传递特性变坏的影响的反转间隔长的信号和易受传递特性变坏的影响反转间隔短的信号的数字PLL，也能够恰当地进行PLL的锁定状态的判断的锁定检测电路。
为解决上述课题，本发明由如下的1)或2)的装置构成。
即，1)一种数字PLL的锁定检测电路，该数字PLL利用相位比较器对从数字控制振荡器中得到的振荡输出信号与从外部输入的输入信号进行相位比较，根据由该相位比较得到的误差信号改变上述数字控制振荡器的振荡频率，得到上述振荡输出信号，上述数字PLL的锁定检测电路与数字PLL相连接，检测从该数字PLL得到的振荡输出信号的相位是否与上述输入信号的相位同步，其特征在于，具备相位差检测装置(22)，求出上述输入信号的相位与上述振荡输出信号的相位之差，检测与求得的该相位差的绝对值相应的相位差信号；加权分配装置(262)，当由上述相位差检测装置检测出的上述相位差信号小于预先确定的规定的基准电平时，认为上述数字PLL进行了锁定，分配第1数，并且当上述相位差信号大于上述规定的基准电平时，认为上述数字PLL未进行锁定，在规定的各个期间依次分配极性与上述第1数的极性不同的第2数；以及锁定判断装置(27)，具有将从上述加权分配装置输出的上述第1数与上述第2数累加求得累加值的累加部(271)，根据由上述累加部得到的累加值的极性，判断上述数字PLL是对上述输入信号进行了锁定，还是未对其进行锁定。
2)如上述1)项所述的数字PLL的锁定检测电路，其特征在于由上述加权分配装置分配的上述第1数是其绝对值比上述第2数的绝对值小的数。
发明效果按照本发明的数字PLL的锁定检测电路，可以得到如下的1)或2)示出的效果。
即，1)由于对输入信号与数字控制振荡器的振荡输出的相位差进行检测，根据相位差的信号电平分配加权数，将加权的数累加，检测锁定状态，所以可以实现能恰当地进行数字PLL对相位噪声混合存在的输入信号的锁定状态的判断的锁定检测电路。
2)可以实现在将第1数的绝对值设定得比第2数的绝对值大时，能迅速进行锁定状态持续长时间后的锁定失效的检测的PLL的锁定检测电路。
图1是示出本发明实施例的具有锁定检测功能的数字PLL的概略结构的图。
图2是本发明实施例的输入信号的再取样操作的说明图。
图3是本发明实施例的进行了再取样的波形的说明图。
图4是本发明实施例的进行了再取样的波形的说明图。
图5是示出本发明实施例的锁定检测电路的结构的图。
图6是示出本发明实施例的锁定判断电路的结构的图。
图7是示出现有例的具有锁定判断功能的数字PLL的概略结构的图。
具体实施例方式
以下，利用最佳实施例说明本发明的数字PLL的锁定检测电路的实施方式。
在图1中示出了具有锁定检测电路的数字PLL的概略结构，参照附图对其操作进行说明。
该图所示的数字PLL 2由输入来自取样点插值电路21的信号的过零检测电路22、相位比较电路23、环路滤波器24、数字控制振荡器25和锁定检测电路26构成。
首先，对取样点插值电路21输入具有反转间隔长的和反转间隔短的相位误差的输入信号。对由未图示的A/D转换器按与数字控制振荡器无同步关系的取样时钟转换为数字信号的数字输入信号，按从数字控制振荡器输出的位时钟再取样，成为数字PLL 2的输入信号。
这里，以如下方式进行操作当输入信号不含相位误差，并且是PLL进行了相位锁定的理想状态时，利用从数字控制振荡器输出的位时钟，进行再取样的信号数据，在信号极性发生变化的过零取样点，其电平必定为0。
用过零检测电路22检测进行了再取样的输入信号的过零状态。这里，检测出输入电压的波形与零电平交叉的过零取样点的值。在理想的状态下，检测出电平为0的过零取样点，但是在实际检测中，将在信号极性变化前后的信号中的绝对值小的一方视为过零取样点进行检测。
相位比较电路23，对根据检测出的过零取样值求得的过零时间位置与由数字控制振荡器25输入的位时钟的时间位置进行比较。相应于由比较求得的时间位置之差，即相位差生成相位误差信号。将相位误差信号提供给环路滤波器24，在这里，由于PLL的环路特性，生成低频成分被累加的增强了低频信号的控制信号。
进行了滤波处理的相位误差信号作为控制信号被输入数字控制振荡器25。从数字控制振荡器25中，得到以与输入的信号相应的频率进行振荡的振荡输出，并且根据振荡输出生成位时钟信号进行输出。即，在数字控制振荡器25中，根据输入的相位误差信号，生成相位控制信号，数字控制振荡器25的振荡相位可以随生成的相位控制信号而变化，并且可以得到将相位误差信号进行了累积(积分)的频率控制信号，控制数字控制振荡器的振荡频率。
被上述过零检测电路22检测出的过零取样位置的离散值数据的值，被输入下面将利用图5详细叙述的锁定检测电路26。在这里，将离散值的数据与规定的基准值输入进行比较。根据由比较得到的结果，获得对PLL处于锁定状态时和未处于锁定状态时付与不同的加权系数的加权结果。将该加权结果相加，根据由相加得到的结果，检测数字PLL处于锁定状态还是处于解锁状态。此检测能够正确地检测锁定状态和解锁状态，并且在发生从锁定状态向解锁状态，或者从解锁状态向锁定状态转变时，能迅速地检测出该状态的转变。
以上概述了具有锁定检测电路的数字PLL的结构及其操作。
这里，在向未图示的A/D转换器供给位时钟进行A/D转换操作时，可以省去取样点插值电路21。设计事项是用什么方法构成数字PLL。
下面进而叙述数字PLL的操作。
在图2中，示出、说明了输入信号与再取样操作有关的信号关系。
在该图中，横方向是时间轴，在纵方向示出了信号的振幅。
首先，输入的模拟信号被未图示的A/D转换器转换为数字信号。该A/D转换器以与从数字控制振荡器25输出的位时钟不同频率的取样频率进行工作。用白圈示出了被A/D转换器取样后的离散数据。
被A/D转换器取样后的数字输入信号在取样点插值电路21中按从数字控制振荡器25输出的位时钟进行再取样。用黑圈示出了由再取样得到的离散数据。
在该图中，示出了按由处于锁定状态的PLL产生的位时钟进行再取样得到的波形和离散数据的位置。
这样，得到了再取样后的多个离散值数据中的、在过零位置为0的电压值。这利用了由在处于正常锁定状态的PLL的数字控制振荡器25中振荡的信号生成的位时钟的时间位置为过零的位置。
在图3中示出了由PLL产生的位时钟包含过零取样位置的情形。
这里，用黑圈示出了由再取样得到的离散数据的位置，将信号数据符号发生变化的变化前后的2点中的绝对值小的取样点视为过零取样点。
图4示出了由PLL产生的位时钟不包含过零取样位置的情形。
在该图中，用△符号示出的点是数据的极性发生变化的变化前后的2点的中间点，将用该△符号示出的点视为过零点，得到相位误差信息。用图3的方法时，只有在将其值进行比较后才能判明数据极性发生变化的2点中的哪一个是过零点，与此对比，用图4的方法时，只要求出2点的中间值就可以。因此，从信号处理程序的简便性来看，图4的方法是简单的。但是，在用图4的方法时，因利用插值法得到中间点，所以包含插值误差。
以上说明了数字PLL的操作和被位时钟进行了再取样的信号的波形。
图5示出了锁定检测电路26的结构，参照该图进行详细说明。
该图所示的锁定检测电路26由比较器261，选择器262以及用加法器271、限制器272和触发器(FF)273组成的锁定判断电路27构成。
首先，对比较器261的输入端子A输入用上述图1所示的过零检测电路22检测出的接近过零点的取样点的离散值，对输入端子B输入作为基准电平的规定的电压。用比较器261对分别输入至端子A和B的电压进行比较，当B端的大时，输出信号“0”，当B端的小时，输出信号“1”。
比较器261的输出信号被输入至选择器262。当信号“0”被输入时，+N(N为正数)的信号作为加权结果被输出；当信号“1”被输入时，-M(M为正数)的信号作为加权结果被输出。这里，借助于将M的值和N的值设定为不同的值，可以提高锁定状态或解锁状态的一方的检测灵敏度。
在通常情况下，保持锁定状态的情形居多，多从选择器262输出+N。当发生锁定失效时，输出-M。虽然以低的频度输出-M时发生锁定失效的情形较少，但例如为了构成光盘再生装置，知道确实进行了锁定是重要的，当存在锁定失效的怀疑时要及早检测该状态。
于是，借助于设N＜M，当存在锁定失效的可能性时，加权结果的累加值在短时间内为负值。借助于将加权结果的数进行累加，可以对PLL成为锁定失效的状态进行检测。
即，锁定判断电路27进行该检测工作。加法器271对由选择器262得到的加权结果与由触发器273得到的过去的加权结果相加。相加输出被输入至限制器272，当锁定状态或解锁状态长时间持续时，相加得到的值增大。限制器272将相加得到的值限制到规定的范围内。通过设定限制，在防止电路的溢出的同时，还可以对从解锁状态向锁定状态，或从锁定状态向解锁状态的变化及早进行随动检测。
触发器273是用于以检测过零信号的时序实施得到解锁输出的时序的电路。当对EN端子供给启动信号时，输入D端子的信号被输入至Q端子。利用输出的累积结果的符号可以判断是否有锁定失效的倾向。
以上叙述了锁定检测电路的结构和操作。
另外，使根据从比较器261输出的状态进行的加权结果数的符号为与上述相反的符号，同样也能进行锁定检测工作。
另外，在上面的说明中，由相位比较得到的相位误差信号使用了在过零点的信号的振幅，也可以根据前后取样点的值计算相位量而使用。在锁定检测中使用的相位差信号也是这样。
下面叙述在锁定检测电路中使用的锁定判断电路的应用例。
图6示出了锁定判断电路27a的结构，参照该图进行说明。
该图所示的锁定判断电路27a由加法器371、限制器372、2个触发器373和374、选择器375、AND电路376、计数器377以及比较器378构成。
锁定判断电路27a，预先对计数器377将加权结果的累加次数设定成规定值，当达到设定的累加次数时，评价累加值，进行锁定检测的判断。另外，借助于每当达到累积次数时，将累积值清零，可以不易受过去状态影响地及早进行锁定检测判断。
由于利用该锁定判断电路27a可以将计数器的设定次数的加权结果的平均值作为最终值，所以能够不易受输入的噪声成分的影响地、并且以设定次数为单位来判断锁定状态。根据锁定判断电路27a能迅速检测出的锁定判断结果，例如可以在解锁状态时增大PLL的环路增益，加速用于进行锁定的响应速度，或者在锁定状态时减小PLL的环路增益，得到对输入的噪声信号成分频率稳定的时钟信号。另外，由于可以进行未图示的记录信号的解调工作以及由解调得到的信息信号的处理等，所以可以将该信号用作进行光盘的再生控制的信号，恰当地进行光盘再生装置的设计。
产业上利用的可能性即使在对输入的信号进行解调时输入的信号中含较多的噪声、相位误差的场合，可以利用数字PLL对该输入信号进行解调，可以用于判断是否正常生成使输入信号的解码电路工作的时钟信号、根据判断结果进行用于控制解码电路工作的数字PLL的锁定判断。
权利要求
1.一种数字PLL的锁定检测电路，该数字PLL利用相位比较器对从数字控制振荡器得到的振荡输出信号与从外部输入的输入信号进行相位比较，根据由该相位比较得到的误差信号改变上述数字控制振荡器的振荡频率，得到上述振荡输出信号，上述数字PLL的锁定检测电路与数字PLL相连接，检测从该数字PLL得到的振荡输出信号的相位是否与上述输入信号的相位同步，其特征在于，具备相位差检测装置，求出上述输入信号的相位与上述振荡输出信号的相位之差，检测与求得的该相位差的绝对值相应的相位差信号；加权分配装置，当由上述相位差检测装置检测出的上述相位差信号小于预先确定的规定的基准电平时，认为上述数字PLL进行了锁定，分配第1数，并且当上述相位差信号大于上述规定的基准电平时，认为上述数字PLL未进行锁定，在规定的各个期间依次分配极性与上述第1数的极性不同的第2数；以及锁定判断装置，具有将从上述加权分配装置输出的上述第1数与上述第2数累加求得累加值的累加部，根据由上述累加部得到的累加值的极性，判断上述数字PLL是对上述输入信号进行了锁定，还是未对其进行锁定。
2.如权利要求1所述的数字PLL的锁定检测电路，其特征在于，由上述加权分配装置分配的上述第1数是其绝对值比上述第2数的绝对值小的数。
全文摘要
本发明的课题是实现能够可靠地进行对输入了反转间隔长的信号和反转间隔短的信号的数字PLL的锁定判断的锁定检测电路。利用被数字控制振荡器的振荡输出进行了取样的离散值输入PLL的输入信号，利用电压比较装置(261)检测重复得到的数字控制振荡器的振荡频率的离散值的信号电平是否在预先设定的阈值范围内，当利用电压比较装置(261)检测出检测电压在阈值范围外时，由评价值分配装置(262)分配正的第1数，当检测出在阈值范围内时，由评价值分配装置(262)分配负的第2数，用累积装置(271)对分配的数进行累加，利用锁定判断装置(273)根据累积数的大小判断PLL是否处于锁定状态，利用如上方法实现数字PLL的锁定检测电路。
文档编号H04L7/00GK1677865SQ20041009635
公开日2005年10月5日 申请日期2004年11月26日 优先权日2004年3月31日
发明者小笠原仁 申请人:日本胜利株式会社