专利名称：多条串行字节线的自动重新对齐的制作方法
技术领域：
本发明一般性涉及数据通信。更具体地，本发明涉及用于恢复并纠正在多条串行字节线上传输的数据信号中的偏移误差的方法和装置。
电子工业继续争取实现大功率、高性能电路。通过超大规模集成电路的发展已经在这个方向上取得了巨大的成就。这些复杂电路通常被设计成功能特定模块，其操作一组数据并传递这些数据以作进一步处理。可以在单个分散的电路之间、相同芯片中的集成电路之间、相互耦合或位于一个系统或子系统的不同部分中的相距遥远的电路之间，以及系统的网络之间以小量或大量数据传递来自这种功能限定模块的通信。不管配置如何，该通信通常都需要精密控制的接口，这些接口被设计用来在使用对实施空间和可用的操作电源方面的实际限制敏感的电路设计的同时，确保维持数据完整性。
对大功率、高性能半导体设备需求的增长已经导致对增加电路块之间数据传递速度的持续不断的需求。为了实现两个ASIC设备之间(例如在底板中)高速度、高带宽的数据传输，将一个宽并行输入数据字分成多个较小的字，并且每个较小的字被转换成串行形式然后被以比系统时钟相对较高的时钟速率在各自的子-链路上发送出去。在接收端，从串行字恢复时钟，并将串行字转换回并行形式。然后执行对齐过程，首先涉及检测字中各位的位置，然后将字存储在缓冲区FIFO寄存器中。一旦检测出在FIFO寄存器中接收到了有效的字，就在系统时钟的控制下同步地将FIFO寄存器中的字时钟输出。
在这种系统中，确保对齐各个接收到的信号之间的任意相位关系以提供正确的数据恢复是有益的。通常在发送的数据信号自身之间以及数据信号和接收站的接收时钟之间会有预期数量的时间“偏移”。有很多偏移源，例如互连装置信号线的电容负载和电感负载引起的传输延迟、I/O(输入/输出)驱动源的变化、码间干扰及传输线路的阻抗和长度变化。不管哪些现象导致了偏移，对许多应用来说都应该考虑以正确的数据恢复和纠正完成通信。
因此，需要改进多条串行字节线上的数据通信，改进的数据通信能带来更切合实际的、更高速的数据通信，这又将允许能够保持数据完整性并且对减少实现空间和功率消耗敏感的较高功率和较高功能性的电路。对于纠正多条线路之间的偏移以及纠正线路中的对齐有特别的需求。
本发明的各个方面专注于以解决并克服了上述问题的方式在电路中的通信线路上进行的数据通信。
与一个示例实施方案一致，本发明专注于具有适合将并行数据字转换成多个串行数据流的发送模块的数据通信装置。该发送模块可以被配置成多个组，每组包括一条数据-传输线路。接收模块也被配置成多个组，对每组来说，接收模块适合在多条数据-传输线路上收集来自发送模块的数字数据。接收模块适合检测频率补偿码并随着检测到频率补偿码而提供代码-检测到信号给接收模块中的每个组。代码检测到信号用于对齐收集回并行数据字的数据并减轻偏移导致的重新调整和配置序列。
该数据通信装置的接收模块可以连续地检查组之间的对齐情况并自主地纠正多个数据组之间的对齐情况。该数据通信装置还包括重新调整序列延迟模块，它适合延迟重调整序列请求并响应频率补偿码提供重试数据发送请求。
在另一种实施方案中，该数据通信装置使用频率补偿码自动纠正多组之间的同步误差。该数据通信装置还包括至少一个位-偏移指针，适合响应代码检测到信号将串行数据偏移至少一位。该数据通信装置还可以包括适合为位-偏移指针提供偏移方向指示的方向指示器。
在本发明的又另一种实施方案中，一种数据通信装置包括具有多个并串转换模块的并行电路，每个并串转换模块适合串行地发送来自并行电路的一部分数据。每部分数据都是带有内嵌的频率补偿码发送的。包括一个对齐电路，它拥有多个串并转换模块。每个串并转换模块适合从并行电路接收串行位流，并且各个串并转换模块被并行连接到一个FIFO。该对齐电路适合响应于对接收到的每部分数据检测到频率补偿码，而提供对齐检测信号给数据偏移电路，并且自适应地响应对齐检测信号偏移串行位流。
本发明的另一种实施方案公开了用于对齐多条字节线的一种方法，包括下列步骤A)将并行数据转换成多个串行数据流；B)在多条字节线上发送串行数据；C)从多条字节线接收串行数据；D)将来自多条字节线的串行数据流转换成并行数据，其中利用频率补偿码对齐并行数据。
本发明的另一实施方案公开了具有对齐电路(有多个串并转换模块)的PCI快速总线接收器。每个串并转换模块适合连接到一条PCI快速总线线路并将串行位流转换成并行数据字。各个串并转换模块还被并行连接到一个FIFO。对齐电路响应于对接收到的每部分数据检测到频率补偿码而提供对齐检测信号给数据偏移电路，并自适应地响应对齐检测信号在每个串并转换模块中偏移串行位流。该对齐电路可以连续地检查多个串并转换模块之间的对齐情况并自主地纠正多个串并转换模块之间的对齐情况。
结合附图考虑下面对本发明的各种实施方案的详细说明可以更完整地理解本发明，在附图中
图1是依照本发明的示例数据通信装置的框图，该数据通信装置中数据信号在包括多条数据-传输线路的通信信道上经多条串行通路被从第一模块传输到第二模块；图2是依照本发明的图1中所示接收模块的放大的框图；图3示出了数据对齐检测装置；和图4示出了反向偏移移位装置。
尽管本发明可以有各种改进和可选形式，但我们将通过附图中的例子详细说明其中的特性。然而，应该理解并非意图限制本发明为所说明的具体实施方案。相反，意图覆盖属于由所附权利要求定义的本发明的精神和范围的所有的改进、等效物和替代物。
相信本发明通常适用于在由多条串行数据链路(也称为字节线)互相耦合的两个模块(功能块)之间传输数据的方法和装置。已经发现本发明尤其有利于纠正并恢复容易产生数据偏移误差的高带数据传输应用。这种应用的例子有外设部件快速互连(快速PCI)；100BASE-T4(快速以太网)接口；使用分组化内部路由器的片上系统，例如数据通信通路互相耦合了单个芯片上的两个模块；和通常在单个印刷电路板上紧紧相邻的芯片之间的板外高速通信。尽管本发明不必限制于这种应用，但通过对这种环境中的例子的讨论可以最好地获得对本发明各个方面的理解。
根据本发明的一个示例实施方案，一个数据通信装置在一对电路模块，称为发送(或第一)模块和接收(或第二)模块，之间的多条串行数据线路上传递数字数据。数字数据在对由字节线传递的偏移数据敏感的多条字节线上被从第一模块发送到第二模块。该通信装置被设计成第一和第二模块在成组的字节线上传递数据。每组包括一条数据传递线路。一个数据处理电路排列数据集以按这些数据组在字节线上发送传输它们。使用多个系统时钟信号，数据被串行地发送到多条字节线上以供第二模块接收。
第二模块包括一个接收电路，它可以是用于各个组的串进并出(SIPO)寄存器或数据缓冲器、数据处理电路、先进先出(FIFO)缓冲器。使用从该组的数据恢复的时钟信号，在每组中接收到的数据信号是在接收电路上接收到、随后被进行处理并传递到FIFO缓冲器中。
但是，在这个点上还不一定解决了由偏移导致的各个组之间的失调。对每个组从FIFO缓冲器收集的数据进行进一步的处理，例如，使用宽度足够从多个组(在一些应用中是所有组)接受数据的另一个缓冲区，以便在接收阶段的这个点上对齐和克服任何偏移。根据后端对齐的工作量，在很多实现中较大的FIFO可以用来解决多个时钟周期的组间失调。如果失调没有得到解决，就产生一个错误，并且通信链路需要重新调整和配置的序列操作。
FIFO用于符号对齐并解决发送端和接收端之间的频率变化。本发明扩展了这些FIFO的功能以包括使用用于频率补偿的特殊代码重新对齐的能力。通常频率补偿代码(称为Skip Code，跳跃码)被放在中间级FIFO中，但不会被放在用来传输重新对齐的并行数据字的末级FIFO中。这样允许在发送和发射设备中有小量的频率变化。这些代码至今还没有被用于重新对齐或恢复误差。本发明使用这些相同的代码序列自动对齐接口，同时依然和当前的应用相一致。
参见图1，示出了CPU 50通过多条串行链路122、124、126和128发送数据到CPU 75，产生了数据通信装置100。数据被放在存储电路102中，并且被分割成多个数据部分138、140、142、144。每个数据部分138、140、142、144都被分别放进并进串出(PISO)106、108、110和112中。随后数据部分138、140、142、144被转换成串行数据流并在串行链路122、124、126和128上被发送到多个串进并出(SIPO)114、116、118和120。
SIPO 114、116、118和120将串行数据流分别转换回多个接收到的并行数据部分130、132、134和136。如前所述，数据部分130、132、134和136容易产生数据偏移和其它传输困难。数据部分130、132、134和136被放进接收存储电路104中，随后被发送到CPU 75。图2中更详细地示出了依照本发明的接收模块200。
应该理解接收模块200中所说明的元件只是出于说明目的，以帮助理解本发明。如本领域中所知，说明为硬件的元件也可由软件等效地实现。对具体电子电路的引用也只是为了帮助理解本发明，实际完成相同功能的任何电路都会被看作是等效电路。
参见图2，接收模块200包括SIP0 114、116、118和120，它们被示为分别包括多个移位寄存器210、220、230和240。移位寄存器210、220、230和240分别提供并行数据给多个FIFO 252、262、272和282。来自各个FIFO 252、262、272和282的至少一位由对齐检测电路283使用，一旦检测到误差，它提供最终用来通知移位寄存器210、220、230和240将它们的数据流移位的信号。
SIPO 114、116、118和120适合分别按照来自对齐检测模块250、260、270和280的方向将它们的数据向前或向后移动至少一位。在本发明的一种可选实施方案中，SIPO 114、116、118和120还适合分别通过多个drop Skip(丢弃跳跃)模块255、265、275和285去除像COMMA(间隔)代码和Skip(跳跃)序列这样的序列。通过在装载数据到FIFO 252、262、272和282之前去除去除COMMA和Skip序列，这些FIFO可以直接用于对CPU 75(图1)的输入而不需要接收存储电路104，并且具有改进的性能和对位-级偏移误差的数据纠正。
图3示出了检测对齐模块250、260、270和280的一种实现。随着接收方的数据到达，检测对齐模块保留新符号310、前一符号320和最老的符号330。下面将会进行更完整的说明，用多个跳跃序列比较模块340、350、360、370、380和390比较所有三个符号。跳跃序列模块340、350和360比较要对齐的符号、滞后条件和超前条件，并提供对齐负指示341、滞后负指示351和超前负指示361。跳跃序列模块370、380和390比较要对齐的符号、滞后条件和超前条件，并提供对齐正指示391、滞后正指示381和超前正指示371。
多个OR(或)门315、325和335接收指示341、351、361、371、381和391以提供超前信号316、滞后信号326和对齐信号336。超前信号316和滞后信号326被提供给移位寄存器210、220、230和240以便如同下面和图4中将要更完整地说明的那样纠正误差。对齐信号336被提供给FIFO 252、262、272和282，由对齐检测电路283使用。
图4示出了一个移位装置，它示出了位-级反-偏移的实现，例如移位寄存器210、220、230和240。位-级反-偏移装置400包括与锁存器420相结合的移位寄存器410。当有被正确反-偏移的信号可以进行锁存时计数器415提供信号给锁存器420。长度控制模块425接收超前信号316和滞后信号326，并为计数器415提供长度，以便计数进而提供符号或数据字中的位-级反-偏移。例如，通常计数器415在锁存一个符号之前计数到10位串行数据。如果检测到一位超前条件，长度控制模块425将为锁存器420提供新的计数长度11。同样，对于一位滞后条件，计数器415将在锁存反-偏移符号之前只计数到9。下面是对本发明功能的说明。
本发明包括将一个位加到唯一标识何时应该对齐所有输出的FIFO中。这个附加位被和有用数据和/或符号一起放在FIFO中。这不需要任何附加的Skip Code(跳跃代码)就解决了FIFO的读取端以低于发送速率的速度运行的情况。可以使用只打算允许频率变化的Skip(跳跃)序列，以便连续地自动重新对齐所有独立的串行化移位寄存器和FIFO。
这项技术的使用绝不会导致FIFO的输入等待。所有输入都被独立地写入。这项技术也绝不会导致FIFO的无效输出等待或延迟。由于只能使用对齐的字，所以不需要任何性能损失或额外的FIFO深度。每条线FIFO宽度的一个额外位和最小逻辑是为了检测需要添加的所有内容。这项技术用于自动对齐需要增加一些移位字节线的方式。
最初的假设是所有线路得到相同的偏移序列并且所有偏移序列都在发送器得到了对齐。偏移序列包含不是要恢复的并行数据的Skip字符。接收和发送FIFO以几乎相同的速度运行，但任一个都可以比基本速率稍快或稍慢。每个FIFO有专用于ALIGN标志的位。
FIFO的输入端-总是插入所有COM字符-从不插入Skip字符-一个COM-＞SKIP序列设置称为ALIGN_PENDING[n]的标志，n是线路编号-当ALIGN_PENDING[n]被设置时或者有任何值被写入FIFO并且ALIGN_PENDING[n]被清除时在FIFO中设置ALIGN[n]。(这样的效果是用ALIGN[n]标志标记第一个数据或Skip序列后的K代码)。
FIFO输出端-只有当所有的FIFO就绪标志都为真，表示一个完整的字就绪时，才能读取FIFO-如果所有的ALIGN[m0]标志等于0，就假定发送是对齐的-如果所有的ALIGN[m0]标志等于1，发送是对齐的-如果一些ALIGN[m0]标志等于1，一些等于0，就已经发生了对齐误差在正常操作期间将自动偏移对齐限制到单个时钟(串行时钟域内的单个时钟)是合理的。但是，在调整序列期间，可以对其进行扩展以能够纠正多个时钟偏移误差。作为例子-＞假定对所有下面的例子都是4-线路链路-对齐检测＝0000(这是一个正常的序列，没有任何标志被设置。如果所有FIFO都就绪，可以假定对齐的工作的所有内容是对齐并有效的。)-对齐检测＝1111(每条线路包含跟在对齐序列后的第一个字符。如果所有FIFO就绪，可以假定对齐的工作的所有内容是对齐的并有效。)-对齐检测＝1101(线路中的三个含有有效的对齐的数据。如果所有FIFO有效，这是一个误差。自对齐需要将丢失了对齐标志的线路前移。已经发生了数据破坏，但将滞后的线路前移将自动对齐FIFO并更快地检测出误差。)当对齐误差已经发生并被检测到时有很多可能的动作可用。这种类型的误差通常不是在这个级别上检测到的。但是，在这个级别上检测到致命误差将减少恢复时间并提高线路和链路同步。尤其是，在分析启动/配置序列时将使得该序列健壮得多。为了帮助实现这些目标，下面是对这种检测用来实现自动对齐的说明-在检测到对齐误差时，使用对一位超前或一位滞后的检测，并相应地调整正在将1位转换成10位代码的10位移位寄存器。
-重置所有接收FIFO并清除串并同步标志，为字节同步开始新的搜索-将滞后的FIFO前移对齐检测对齐检测功能是为了检测Skip序列的对齐。Skip序列通常是后跟一个或多个Skip代码的Comma代码。对齐检测模块检测这个序列，并且还检测两个额外的序列，超前一位的Skip序列和滞后一位的Skip序列(还可对其进行扩展以检测超前多位和滞后多位的Skip序列)。
普通的正确对齐的Skip序列普通的正确对齐的Skip序列可以带有正负明显差异而出现。这导致了两种有效的Skip序列，一种是+Comma代码后跟一个或多个Skip序列，一种是-Comma代码后跟一个或多个Skip序列。下面的位序列都表示合法的、正确对齐的Skip序列。
具有负明显差异的Skip Code序列DATA(n)，+comma，-Skip，+Skip，(一定数量的交替的+-Skip代码)，DATA(n+1)(DATA(n)，0011111010，1100001011，0011110100，，，DATA(n+1))具有正明显差异的Skip Code序列DATA(n)，-comma，+Skip，-Skip，(一定数量的交替的+-Skip代码)，DATA(n+1)(DATA(n)，1100000101，0011110100，1100001011，，，DATA(n+1))
当观察到上面两个序列之一时检测对齐模块250、260、270和280产生对齐标志。DATA(n+1)符号被利用对齐标志标记，该标志后跟随以上两种序列之一。如果出现数据流中丢失或插入了串行时钟，上面的序列将被延迟或提前一位。Skip序列是周期性的已知序列，能够用来以高精度检测这种致命类型的误差并立即纠正这类误差。由于是在并行10位接口监测序列而误差是在位级，使得检测这些序列复杂化。
具有负明显差异的超前Skip Code序列(DATA(n)，xxxxxxxxx0，0111110101，100001011x，)具有正明显差异的超前Skip Code序列DATA(n)，-comma，+Skip，-Skip，(一定数量的交替的+-Skip代码)，DATA(n+1)(DATA(n)，xxxxxxxxx1，1000001010，011110100x，)具有负明显差异的滞后Skip Code序列DATA(n)，+comma，-Skip，+Skip，(一定数量的交替的+-Skip代码)，DATA(n+1)(DATA(n)，x001111101，0110000101，1xxxxxxxxx，)具有正明显差异的滞后Skip Code序列DATA(n)，-comma，+Skip，-Skip，(一定数量的交替的+-Skip代码)，DATA(n+1)(DATA(n)，x110000010，1001111010，0xxxxxxxxx，DATA(n+1))对齐、超前、滞后Skip Code的实现为简单起见，只考虑以负差异开始的序列。正差异序列遵循功能上等价的逻辑通路，但极性和方向相反。这个电路实际上检测了两种类型的运行差异。在本实施方案中，检查从串行位流接收到的最后三个字节(符号)以查看是否存在Skip序列。通过从最后三个字节的历史中选择适当的位，可以在最后两个字节中发现对齐序列，并且如图3所示在最后三个字节的不同位中发现滞后序列。
在正确对齐的数据流中确保只对实际的Skip序列检测Skip序列。但是，可能好的流也有错误的超前和Skip Code序列检测。这是可以接受的，并且不会导致任何问题或错误纠正。还可能超前位流在普通数据中错误地检测到了对齐的Skip Code或滞后Skip Code。可能滞后的位流误差地检测到了对齐的Skip Code或超前Skip Code序列。正确对齐的数据流将总是正确地产生对齐标志。只在单条线路出错时应对位流进行纠正，使用先前所说明的误差检测根据多个对齐标志进行纠正。出错的线路随后可以使用最后观察到的超前、滞后或对齐的Skip Code序列以做出对正确纠正最好的猜测。
如果最后观察到的队列是归齐的，就不应该进行任何纠正，但如果最后观察到的Slip Code队列超前，那么应该将串并转换延迟一位时钟，并且如果最后观察到的Skip Code序列滞后，那么应该通过将该串行流提前一位或延迟9位而将该流向前移动。
因此，已经说明了各种实施方案作为用于解决多字节线应用中偏移问题的本发明的示例实现。在每个这样的实现中，不需重新调整和配置序列就能用频率补偿代码重新对齐并纠正跨组偏移，以从数据偏移误差恢复并重新对齐。
不应将本发明看作是受限于上述特定实例。本发明所适用的各种改动、等价过程以及大量结构都在本发明的范围内。例如，可以用同样构造的用于芯片组装置之间通信的一路或两路接口实现多芯片或单芯片装置。这种改动可以看作是所主张的发明的一部分，如所附图权利要求中清楚阐明的那样。
权利要求
1.一种数据通信装置，包括发送模块，适合将并行数据字转换成多个串行数据流，每个数据流由一条数据-传输线路传输；和接收模块，适合对每条数据-传输线路接收由该数据-传输线路从该发送模块传输来的数据，并且适合检测其中的频率补偿代码，并响应该检测而对齐从发送模块传输来的数据。
2.依照权利要求1的数据通信装置，其中该接收模块连续地检查串行数据流之间的对齐情况并自主地纠正串行数据流之间的对齐情况。
3.依照权利要求1的数据通信装置，其中该接收模块包括重新调整序列延迟电路，它适合延迟重新调整序列请求，并响应频率补偿代码而提供重试数据发送请求，以减轻偏移引起的重-调整和配置序列。
4.依照权利要求1的数据通信装置，其中频率补偿代码是Skip代码。
5.依照权利要求1的数据通信装置，其中该接收模块包括至少一个移位寄存器，适合响应频率补偿代码将串行数据流偏移至少一位。
6.依照权利要求1的数据通信装置，其中该接收模块包括至少一个位-偏移指针，适合响应频率补偿代码将串行数据流偏移至少一位。
7.依照权利要求6的数据通信装置，其中该接收模块包括方向指示器，适合为位-偏移指针提供偏移方向的指示。
8.一种数据通信装置，包括具有多个并串转换模块的并行字存储电路，每个并串转换模块适合串行地从该并行字存储电路发送一部分数据，发送出的每部分数据都具有内嵌的频率补偿代码；和具有多个串并转换模块的对齐存储电路，每个串并转换模块适合从并行字存储电路接收部分数据并且各个串并转换模块被并行连接到一个FIFO，该对齐存储电路适合随着检测到接收到的每部分数据的频率补偿码而提供对齐检测信号给数据偏移电路，并且响应对齐检测信号，自适应地移位数据部分的并行数据输出。
9.依照权利要求8的数据通信装置，其中该对齐存储电路包括重调整序列延迟模块，适合延迟重调整序列请求并响应频率补偿代码提供重试数据发送请求。
10.依照权利要求8的数据通信装置，其中频率补偿代码是Skip代码。
11.依照权利要求10的数据通信装置，其中SKIP代码被去除并且不放在FIFO中。
12.一种PCI快速总线接收器，包括具有多个串并转换模块的对齐存储电路，每个串并转换模块适合连接到一条PCI快速总线线路并将串行位流转换成并行数据字，并且各个串并转换模块被并行连接到一个FIFO，该对齐存储电路适合随着检测到接收到的每部分数据的频率补偿码而提供对齐检测信号给数据偏移电路，并且响应对齐检测信号，自适应地移位来自每个串并转换模块中该串行位流的并行数据输出。
13.依照权利要求12的PCI快速总线接收器，其中该对齐存储电路连续地检查该多个串并转换模块之间的对齐情况并自主地纠正该多个串并转换模块之间的对齐情况。
14.依照权利要求12的PCI快速总线接收器，其中该对齐存储电路包括重调整序列延迟模块，适合延迟重调整序列请求并响应频率补偿代码而提供重试数据发送请求。
15.依照权利要求12的PCI快速总线接收器，其中该对齐存储电路使用频率补偿代码自动地纠正该多个串并转换模块之间的同步误差。
16.依照权利要求12的PCI快速总线接收器，其中该对齐存储电路包括至少一个移位寄存器，适合响应对齐检测信号将串行位流偏移至少一位。
17.依照权利要求12的PCI快速总线接收器，其中该对齐存储电路包括至少一个位-偏移指针，适合响应对齐检测信号将串行数据偏移至少一位。
18.依照权利要求17的PCI快速总线接收器，其中该对齐存储电路包括方向指示器，适合为位-偏移指针提供移位方向的指示。
19.用于对齐多条字节线的一种方法，包括将并行数据转换成多个串行数据流，其中这些数据流被用频率补偿代码进行了编码；在多条字节线上发送串行数据；从多条字节线上接收串行数据；并将来自该多条字节线的串行数据流转换成并行数据，其中该并行数据被用该频率补偿代码对齐。
20.权利要求19的方法，其中串行数据是在PCI快速总线上发送的。
21.权利要求19的方法，其中串行数据是在快速以太网连接上发送的。
22.一种数据通信装置，包括将并行数据转换成多个串行数据流的装置，其中这些数据流被用频率补偿代码进行了编码；在多条字节线上发送串行数据的装置；从多条字节线上接收串行数据的装置；和将来自该多条字节线的串行数据流转换成并行数据的装置，其中该并行数据被用该频率补偿代码对齐。
23.权利要求22的数据通信装置，其中该频率补偿代码包括COMMA代码(逗点码)。
24.权利要求22的数据通信装置，其中该频率补偿代码包括Skip代码。
25.权利要求23的数据通信装置，其中该频率补偿代码包括Skip代码。
26.一种数据通信装置，包括并行电路，在多条数据线路上提供串行格式的数据符号，至少一些数据符号包括对频率补偿有用的代码；和对齐电路，适合通过对齐该数据符号并去除该代码而响应该代码。
27.依照权利要求26的数据通信装置，其中该对齐电路包括重调整序列延迟模块，适合延迟重调整序列请求并响应频率补偿码提供重试数据发送请求。
28.依照权利要求26的数据通信装置，其中该对齐电路包括适合反转移位方向的移位寄存器。
29.依照权利要求26的数据通信装置，其中那些符号包括时钟信息。
30.依照权利要求26的数据通信装置，其中那些代码是Skip代码。
31.依照权利要求26的数据通信装置，其中该对齐电路自适应地偏移那些串行数据以检测出那些代码。
32.用于反向偏移数据的一种方法，包括将并行数据转换成多个串行位流；在至少一个位流中插入频率补偿代码；在多个并行字节线上发送多个串行位流，这些并行字节线容易产生数据偏移影响；接收多个串行位流；对至少一个位流进行1-位偏移；在将该多个串行位流转换回并行数据前从所述至少一个位流去除频率补偿代码。
33.权利要求32的方法，还包括在进行1-位偏移前确定偏移方向。
34.权利要求32的方法，还包括在进行多个1-位偏移前确定位-数，偏移的数量要等于确定出的位-数。
35.权利要求32的方法，其中该频率补偿代码是Skip代码。
全文摘要
本发明包括一种数据通信装置(100)，其具有适合将并行数据字(102)转换成多个串行数据流(122、124、126、128)的发送模块，该发送模块被配置成多个组，每个组包括一条数据－传输线路(122、124、126、128)。一种接收模块(200)适合收集在该多条数据－传输线路(122、124、126、128)上从该发送模块(100)传输来的数据。该接收模块(200)检测频率补偿代码并且随即提供代码－检测到信号，用于将该数据对齐回并行字并减少由偏移导致的重－调整和配置序列。该接收模块(200)可以连续地检查组间的对齐情况并自主地纠正该多个数据组之间的对齐情况。
文档编号H04L7/04GK1836414SQ200480023244
公开日2006年9月20日 申请日期2004年8月10日 优先权日2003年8月11日
发明者D·R·伊沃, D·考特索雷斯 申请人:皇家飞利浦电子股份有限公司