专利名称：一种实现大容量无阻塞时分交换网络的方法及其单板装置的制作方法
技术领域：
本发明涉及通讯领域，尤其涉及程控交换技术中一种实现大容量无阻塞时分交换网络的方法及其单板装置。
背景技术：
随着电话用户数量的大量增加以及电话网络的不断优化，用户对核心交换设备的容量要求也越来越高。为了组建大容量交换网，各通讯设备厂商通过叠加多个小型交换网构成。比如通过使用32个16K的交换网完成256K交换，又如使用四个较大交换容量的64K交换网组建，如果要构成全交换网络，则需要更多的小型交换网，当使用较小型交换网组建256K交换时，会占用大量的机房空间，设备的成本、维护难度、功耗和时延也会大大增加，可靠性也会降低，如果使用“拷贝T”的方法构成256K全交换网，那么设备的数量将会成倍上升，所以研制256K时分交换网络已至关重要。
随着大规模集成电路的发展，较大容量专用交换芯片不断问世，所以基于专用交换芯片的交换网也不断增多，但交换网的容量越大，那么与交换网连接的物理线路就越多，所以解决大容量交换网数据物理接口问题也成为本领域内的另一难题，为满足用户需求，本单板装置可在容量上实现256K时分电路全交换，并且在一块较小的单板上解决了256K交换使用的数据物理出入线路的问题，另外此装置在可靠性和成本等方面也保持一定的优势。在本单板装置中我们采用美国国家半导体公司的LVDS(Low Voltage Differential Signaling)收发器对交换物理线路进行n∶1(n取大于或等于1的整数值)整合，使得交换物理线路的数量缩小n倍，同时使用美国IDT公司设计生产的16K时分交换芯片搭建256K全交换网络，但如果使用“拷贝T”的方法的话，则需要256片16K交换芯片，这在一块面积较小的单板上是无法实现的，而且成本和功耗会非常高。所以针对此问题，我们根据16K交换芯片的特征设计了三级交换技术，最终使用48片16K交换芯片即完成256K的交换网设计。也可以在此基础上通过减少相应器件而实现128K和192K全交换的时分交换网络来降低单板成本以及满足不同场合的需求。
第CN99109931号中国专利存在以下不足一、在同样面积大小的PCB(Printed Circuit Board印刷电路板)单板上按照此专利方法设计的单板装置目前最大可实现64K交换容量；二、当实现64K交换时，出入该单板装置的交换链路就已经达到了256条，已经无法安排256K交换容量的物理链路；三、按照此方法增加PCB面积来设计256K交换时，那么用以实现交换的器件数量会大量增加，可靠性降低，另外功耗也会大量增加。
第CN03146947号中国专利与本发明较为相关提供一种程控交换网中大容量无阻碍交换的方法，其采用三级交换网进行大容量无阻碍交换，同样该方法仅提出了在一块较小的PCB单板上可以实现64K×64K的大容量无阻塞交换。而本发明提出的单板装置不仅利用三级交换技术实现256K×256K交换，而且提出了解决大容量交换的数据输入输出问题的解决方法。
第EP1073309A2号欧洲专利存在不足，在目前的技术发展状况下，如果使用同样容量的16K交换单元按照此方法设计256K交换网时，交换芯片的数量将达到256片，比本专利多使用了208片，这在一块较小的PCB上是不可能实现的。
发明内容
本发明所要解决的技术问题在于提供一种实现大容量无阻塞时分交换网络的方法及其单板装置，以在一块较小的单板上实现大容量无阻塞时分交换网络。
为了实现上述目的，本发明提供了一种实现大容量无阻塞时分交换网络的单板装置，其中，包括高速数据输入串并处理器，用于接收输入的高速信号，并将高速信号作串并处理，分接为单板交换网电路识别的输入信号；三级交换网输入级交换部分，用于接收通过所述高速数据输入串并处理器输入的信号，并根据交换接续要求，选择输出链路输出至三级交换网中间级交换部分；三级交换网中间级交换部分，用于接收所述交换网输入级交换部分的输出数据，并根据交换接续要求，选择输出链路输出至三级交换网输出级交换部分；三级交换网输出级交换部分，用于接收所述交换网中间级交换部分的输出数据，并根据交换接续要求，选择输出链路输出至高速数据输出并串处理器；高速数据输出并串处理器，用于接收所述交换网输出级交换部分的输出数据，并将接收的数据作并串处理，完成输出数据的复接，将数据输出。
所述的单板装置，其中，进一步包括一数据输入弹缓处理器，用于根据数据链路的时序要求调整从所述高速数据输入串并处理器输入的信号时延，使所述输入信号满足交换网接收信号的时序要求，并将所述时延调整后的信号输入到所述三级交换网输入级交换部分。
所述的单板装置，其中，进一步包括CPU控制部分，用于实现交换过程中的控制作用；时钟处理部分，用于提供所述单板装置工作所需要的时钟；主机通讯接口，用于与外部交换主控机通信，接收所述主控机发出的接续命令和/或向所述主控机上报状态；串行测试接口，用于对在线运行的单板装置进行测试。
所述的单板装置，其中，所述高速数据输入串并处理器接收输入的高速低电压差分传输信号，其进一步包括多路接收器，用于接收输入的高速低电压差分传输信号；一个或多个锁相环，用于对一路或多路输入线路提取的时钟锁相，以产生所需时钟；一个或多个串并转换器，用于对信号进行串并转换；输出寄存器，用于输出串并处理后的低速信号。
所述的单板装置，其中，所述高速数据输出并串处理器输出高速低电压差分传输信号，其进一步包括锁相环，用于对外部输入时钟进行锁相，并产生内部时钟；输入锁定部分，用于锁定输入信号；特征测试序列信号产生器，用于在芯片测试模式下发出测试码；及一个或多个并串转换器，用于对信号进行并串转换。
所述的单板装置，其中，所述数据输入弹缓处理器进一步包括一双端口数据存储器、一双端口数据存储器读地址产生器及一双端口数据存储器写地址产生器；所述双端口数据存储器根据所述写地址产生器产生的地址存储输入信号，根据所述读地址产生器产生的地址读出输出信号。
所述的单板装置，其中，所述双端口数据存储器的读地址、写地址由不同的时钟控制生成；所述不同的时钟包括由高速低电压差分传输信号接口提取的参考时钟和板内时钟。
所述的单板装置，其中，所述三级交换网输入级交换部分、中间级交换部分及输出级交换部分进一步包括多个交换芯片；其中，所述输入级交换部分芯片组中每片芯片的输出线中的每一条或多条分别连接至所述中间级交换部分芯片组中每片芯片的相应的输入线；所述中间级交换部分芯片组中每片芯片的输出线中的每一条或多条分别连接至所述输出级交换部分芯片组中每片芯片的相应的输入线。
本发明还提供了一种实现大容量无阻塞时分交换网络的方法，其中，包括步骤一，高速数据输入串并处理器接收输入的高速信号，并对高速信号作串并处理，分接所述输入信号；步骤二，三级交换网输入级交换部分接收通过所述高速数据输入串并处理器输入的信号，进行第一级交换，并同时选择三级交换网中间级交换部分的交换入口；步骤三，三级交换网中间级交换部分接收所述交换网输入级交换部分的输出数据，进行第二级交换，并同时选择三级交换网输出级交换部分的交换入口；步骤四，三级交换网输出级交换部分接收所述交换网中间级交换部分的输出数据，进行第三级交换，并将数据输出至高速数据输出并串处理器；步骤五，高速数据输出并串处理器接收所述交换网输出级交换部分的输出数据，将所述输出数据作并串处理，完成输出数据的复接后将数据输出。
所述的方法，其中，在所述步骤一后进一步包括一步骤A，数据输入弹缓处理器接收经所述步骤一串并处理后的数据，将所述数据进行时延调整，以使所述三级交换网的输入能够同步接收所述数据，并进一步将所述时延调整后的数据输入到所述三级交换网输入级交换部分。
所述的方法，其中，包括如下接续步骤步骤a，轮询确定用于交换的具有时隙资源的中间桥接芯片，如整个网络都没有时隙资源，则返回相应结果并结束；
步骤b，确定三级交换各级的交换时隙；步骤c，建立所述三级交换网输入级、中间级和输出级的物理接续；步骤d，保存接续数据，接续完成。
所述的方法，其中，在所述步骤a之前进一步包括一判断输出时隙是否已接续的步骤，如是，则先拆除原有的接续。
所述的方法，其中，包括如下断续步骤步骤a1，获得保存的接续数据；步骤b1，拆除各级接续；步骤c1，将所述中间桥接芯片释放的时隙资源加入到空闲时隙队列中；步骤d1，退出，断续完成。
所述的方法，其中，在所述步骤a1之前进一步包括一判断输出时隙是否已断续的步骤，如是，则直接退出。
与现有技术相比较，本发明采用了较大容量交换芯片技术、三级交换网以及高速LVDS(low voltage differential signaling低电压差分信号传输)等技术，使得构建大容量交换网络如256K交换网时大量减少了器件使用数量，在一块较小的单板上实现了大容量无阻塞时分交换网络。同时因接口信号速率很高，接口信号的延时会因传输介质的不同而不同，采用高速LVDS技术，使得信号与时钟同步，提高了系统的稳定性，另外，采用高速LVDS技术还解决了进入大容量交换网交换的物理线路出入线问题。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1是本发明单板装置的结构示意图；图2是本发明的数据弹缓部分的结构示意图；图3是本发明的三级交换网的结构示意图；图4是本发明的接续流程图；图5是本发明的拆路流程图；图6是本发明采用的大容量交换芯片技术结构示意图；图7是高速输出并串处理器的LVDS输出结构示意图；
图8是高速输入串并处理器的LVDS输入结构示意图。
高速数据输入串并处理器101，此部分电路负责接收从背板送入的高速LVDS(low voltage differential signaling低电压差分信号传输)信号(通过背板高速串行总线)，提取LVDS信号参考时钟，并且对高速信号进行1∶n(n取大于或等于1的整数值)串并分接处理，处理后的信号送入数据输入弹缓处理器102，数据输入弹缓处理器102根据提取的时钟对信号进行自动延时调整，使其满足输入级交换网103的输入时序，数据进入三级交换网在CPU系统107的控制下进行数据交换，经过交换后的数据直接输出至高速数据输出并串处理器106，进行n∶1(n取大于或等于1的整数值)并串转换集中输出至背板(通过背板高速串行总线)。
通信接口108负责与交换系统主控机通信；串行测试接口109为人机命令接口，可以连接普通计算机的超级终端，对单板下达命令进行在线测试以及故障检查。
所述高速数据输出并串处理器106使用高速LVDS技术如图7所示，主要由锁相环701、输入锁定部分702、特征测试序列信号产生器703以及m(m取大于或等于1的整数)个并串转换器704组成。所述特征测试序列信号产生器703可以发出伪随机码，用于芯片测试模式下发出测试码。锁相环701对外部输入时钟进行锁相并产生内部时钟提供给并串转换器704和输入锁定部702以进行准确采样数据，再进行并串转换，与特征测试序列信号产生器703产生的特征测试序列信号合成以高速LVDS电平稳定可靠输出至接收端，实现数据集中输出的要求。
所述高速数据输入串并处理器101与高速数据输出并串处理器106过程相反，接收到高速LVDS信号(高速低电压差分传输信号)采用串并转换器进行数据分散处理。如图8所示，主要由多路接收器801、m(m取大于或等于1的整数)个锁相环802、m个串并转换器803以及输出寄存器810等组成。每个锁相环对每路LVDS输入线路提取的时钟锁相，产生时钟供给各路串并转换器和输出寄存器810，由输出寄存器810输出m组宽为n的低速信号。
LVDS交换网的交换数据如果使用m组位宽为n(n取大于或等于1的整数值)的PCM(PULSE CODE Modulation，脉冲编码调制)，而不采用数据集中LVDS输出的话，那么出入线的数量是2*m*n，通过高速LVDS技术对PCM信号进行集中输出，那么出入线的数量仅为2*m，可以很大地减少物理出入线的数量。
如图2所示为数据输入弹缓处理器102的结构示意图，它的主要用途是调整外界输入信号的时延，使其进入交换网时满足交换网接收信号的时序要求。主要是通过一个双端口数据存储器204来实现，双端口数据存储器204根据双端口RAM写地址产生器201将输入信号存储下来，然后根据双端口RAM读地址产生器203将数据读出，所以双端口RAM必须严格控制读出和写入的地址。为保证读写双端口RAM数据的准确性，写地址产生器201和初始写地址产生器206所产生的地址在输入数据接口提取时钟205(即由高速LVDS信号接口提取的参考时钟)的控制下生成；读地址产生器203和初始写地址产生器在207所产生的地址在板内时钟202的控制下生成。
256K交换网如果仍采用“拷贝T”的方式，按照16K交换芯片设计则一共需要256片，要想在一块单板上布下256片16K交换芯片是不现实的，同时在成本方面也不可接受，因此采用如图3所示的方案，有48片16K交换芯片组成一个三级的交换阵列，每一级有16片16K交换芯片(每一片16K交换芯片提供32对32M HW)。每一片16K交换芯片共有32条输入和32条输出线，输入级交换网的每片16K交换芯片32条输出线中每两条分别连至中间级各芯片上，共有16片；中间级交换网的每片16K交换芯片32条输出线中每两条分别连至输出级各芯片上，共有16片，物理连接方法如下16K交换网(1)301第1，2条输出连接到16K交换网(17)305的的第1，2条输入；16K交换网(1)301第3，4条输出依次输出连接到16K交换网(18)306的第1，2条输入；
依次类推；16K交换网(1)301第29，30条输出依次输出连接到16K交换网(31)307的第1，2条输入；16K交换网(1)301第31，32条输出依次输出连接到16K交换网(32)308的第1，2条输入；根据上述方法，16K交换网(2)302所有输出线分别连至中间级芯片的第3，4条输入；16K交换网(15)303所有输出线分别连至中间级芯片的第29，30条输入；16K交换网(16)304所有输出线分别连至中间级芯片的第31，32条输入；中间级的各交换芯片输出至输出级交换芯片的物理连接方法和输入级输出至中间级的物理连接方法一致。如图芯片(305至308)至芯片(309至312)的连接。
根据数学方法可以得到，上述的交换阵列在软件的配合下可以做到完全无阻塞。
如图3的交换网络结构的阻塞率可由以下公式得到Bi＝[1-(1-a)2]L*na为交换网络的占用率，即爱尔兰数；L为三级交换网络中每一级中的每一个全交换单元(一片16K交换芯片)与其他级的单个全交换单元相连的时隙数，在本网络中L＝1024；n为每一个全交换单元的容量，在本网络中n＝16384；n*L为某一个输入时隙到某一个输出时隙可能走的路径总数；假设交换网络的占用率为a＝0.99，这在交换机系统中已经是很难达到的。
可以算出此时的阻塞率为Bi＝[1-(1-a)2]L*n＝[1-(1-0.99)2]1024*16384＝2.18×10-729＜＜10-100因此可以认为该交换网络为一个无阻塞的交换网络。
利用本发明的实现大容量无阻塞时分交换网络的方法包括以下步骤步骤A，高速数据输入串并处理器接收背板数据，并且进行1∶n(n取大于或等于1的整数值)分接处理；步骤B，数据输入弹缓处理器接收串并处理后的数据，并且进行自动时延调整，以保证三级交换网的输入能够同步接收数据；
步骤C，三级交换网输入级交换部分负责数据接收，并且进行第一级交换，同时选择中间级交换网的交换入口；步骤D，三级交换网中间级交换部分负责第二级交换，同时选择输出级交换网的交换入口；步骤E，三级交换网输出级交换部分负责第三级交换，输出数据送入高速数据输出并串处理器；步骤F，高速数据输出并串处理器将交换网输出的数据做n∶1(n取大于或等于1的整数值)复接处理后送给背板。
在三级交换网中，中间级交换网中的每一片交换芯片都可以实现中间桥接作用，所以完成一次交换接续可以选择不同的桥接芯片，有不同的接续方法，但总的原则首先是令中间级各芯片对接续的桥接负担均衡，可以提高在中间级查找空闲时隙的成功率。在接续和断续之前，创建中间桥接芯片空闲时隙队列。
如图4，本发明的大容量无阻塞时分交换网络一次完整的接续过程如下1)接收接续命令(步骤401)；2)判断输出时隙是否已接续(步骤402)，如果已接续，则先拆除原有的接续(步骤403)，如未接续，则进入步骤404；3)确定中间的桥接芯片(步骤404)。中间桥接芯片的确定采用轮流查询的方法，即，这次选取的中间桥接芯片号为上一次选取的桥接芯片号加1，16片中间桥接芯片编号为0～15，当计算出来的中间桥接芯片号大于15时，就跳到0。
4)判断中间桥接芯片输入输出队列中是否都有空闲时隙(步骤405)，如果有，则从输入输出队列中取出空闲时隙(步骤407)；如果没有，判断查询的次数是否到达16次(步骤406)，如果没有达到16次，则转入步骤404，选取下一个桥接芯片；如果达到16次，则返回相应结果并退出(步骤411)。
5)从输入输出队列中取出空闲时隙(步骤407)。
6)确定三级交换各级的交换时隙(步骤408)。
7)建立各级接续(步骤409)。
8)保存接续数据(步骤410)。
9)退出(步骤411)，接续完成。
如图5，一次完整的断续过程如下
1)接收拆路命令(步骤501)；2)判断输出时隙是否已断续(步骤502)，如果已断续，则直接退出(步骤506)。
3)根据保存的接续信息获得各级的接续数据(步骤503)。
4)拆除各级接续(步骤504)。
5)把中间桥接芯片所用的输入输出时隙，加入到空闲时隙队列中(步骤505)。
6)退出(步骤506)，断续完成。
大容量交换芯片的内部结构如图6所示，时钟处理部分605接收外部提供的芯片工作时钟，经过处理后提供给芯片内核使用。输入数据流首先通过数据流接收部分601采样后存入数据存储器602，简称DM(DATA MEMORY)，DM可以存放一帧输入数据流，数据CPU接口607接受外部CPU访问命令，可以读取访问DM中每一个接收时隙的数据内容，CPU接口607将CPU下达的接续命令要求放入接续存储器604中，简称CM(CONNECTION MEMORY)，CM中可以存放所述输出数据流的所有输出时隙对应的输入数据流中任何一个输入时隙数据，这样CM在DM、混合器606以及芯片内部寄存器603的配合下完成交换功能，使得任意时隙输入可以交换至任意时隙输出。数据流输出部分608接收混合器606的输入信号，输出数据流。本专利使用的16K交换芯片可以完成16384个时隙交换。本发明一实施例采用型号为IDT72V73260的大容量交换芯片。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种实现大容量无阻塞时分交换网络的单板装置，其特征在于，包括高速数据输入串并处理器，用于接收输入的高速信号，并将高速信号作串并处理，分接为单板交换网电路识别的输入信号；三级交换网输入级交换部分，用于接收通过所述高速数据输入串并处理器输入的信号，并根据交换接续要求，选择输出链路输出至三级交换网中间级交换部分；三级交换网中间级交换部分，用于接收所述交换网输入级交换部分的输出数据，并根据交换接续要求，选择输出链路输出至三级交换网输出级交换部分；三级交换网输出级交换部分，用于接收所述交换网中间级交换部分的输出数据，并根据交换接续要求，选择输出链路输出至高速数据输出并串处理器；高速数据输出并串处理器，用于接收所述交换网输出级交换部分的输出数据，并将接收的数据作并串处理，完成输出数据的复接，将数据输出。
2.根据权利要求1所述的单板装置，其特征在于，进一步包括一数据输入弹缓处理器，用于根据数据链路的时序要求调整从所述高速数据输入串并处理器输入的信号时延，使所述输入信号满足交换网接收信号的时序要求，并将所述时延调整后的信号输入到所述三级交换网输入级交换部分。
3.根据权利要求1或2所述的单板装置，其特征在于，进一步包括CPU控制部分，用于实现交换过程中的控制作用；时钟处理部分，用于提供所述单板装置工作所需要的时钟；主机通讯接口，用于与外部交换主控机通信，接收所述主控机发出的接续命令和/或向所述主控机上报状态；串行测试接口，用于对在线运行的单板装置进行测试。
4.根据权利要求2所述的单板装置，其特征在于，所述高速数据输入串并处理器接收输入的高速低电压差分传输信号，其进一步包括多路接收器，用于接收输入的高速低电压差分传输信号；一个或多个锁相环，用于对一路或多路输入线路提取的时钟锁相，以产生所需时钟；一个或多个串并转换器，用于对信号进行串并转换；输出寄存器，用于输出串并处理后的低速信号。
5.根据权利要求4所述的单板装置，其特征在于，所述高速数据输出并串处理器输出高速低电压差分传输信号，其进一步包括锁相环，用于对外部输入时钟进行锁相，并产生内部时钟；输入锁定部分，用于锁定输入信号；特征测试序列信号产生器，用于在芯片测试模式下发出测试码；及一个或多个并串转换器，用于对信号进行并串转换。
6.根据权利要求2、4或5所述的单板装置，其特征在于，所述数据输入弹缓处理器进一步包括一双端口数据存储器、一双端口数据存储器读地址产生器及一双端口数据存储器写地址产生器；所述双端口数据存储器根据所述写地址产生器产生的地址存储输入信号，根据所述读地址产生器产生的地址读出输出信号。
7.根据权利要求6所述的单板装置，其特征在于，所述双端口数据存储器的读地址、写地址由不同的时钟控制生成；所述不同的时钟包括由高速低电压差分传输信号接口提取的参考时钟和板内时钟。
8.根据权利要求1、2或7所述的单板装置，其特征在于，所述三级交换网输入级交换部分、中间级交换部分及输出级交换部分进一步包括多个交换芯片；其中，所述输入级交换部分芯片组中每片芯片的输出线中的每一条或多条分别连接至所述中间级交换部分芯片组中每片芯片的相应的输入线；所述中间级交换部分芯片组中每片芯片的输出线中的每一条或多条分别连接至所述输出级交换部分芯片组中每片芯片的相应的输入线。
9.一种适用于权利要求1所述单板装置的实现大容量无阻塞时分交换网络的方法，其特征在于，包括步骤一，高速数据输入串并处理器接收输入的高速信号，并对高速信号作串并处理，分接所述输入信号；步骤二，三级交换网输入级交换部分接收通过所述高速数据输入串并处理器输入的信号，进行第一级交换，并同时选择三级交换网中间级交换部分的交换入口；步骤三，三级交换网中间级交换部分接收所述交换网输入级交换部分的输出数据，进行第二级交换，并同时选择三级交换网输出级交换部分的交换入口；步骤四，三级交换网输出级交换部分接收所述交换网中间级交换部分的输出数据，进行第三级交换，并将数据输出至高速数据输出并串处理器；步骤五，高速数据输出并串处理器接收所述交换网输出级交换部分的输出数据，将所述输出数据作并串处理，完成输出数据的复接后将数据输出。
10.根据权利要求9所述的方法，其特征在于，在所述步骤一后进一步包括一步骤A，数据输入弹缓处理器接收经所述步骤一串并处理后的数据，将所述数据进行时延调整，以使所述三级交换网的输入能够同步接收所述数据，并进一步将所述时延调整后的数据输入到所述三级交换网输入级交换部分。
11.根据权利要求9或10所述的方法，其特征在于，包括如下接续步骤步骤a，轮询确定用于交换的具有时隙资源的中间桥接芯片，如整个网络都没有时隙资源，则返回相应结果并结束；步骤b，确定三级交换各级的交换时隙；步骤c，建立所述三级交换网输入级、中间级和输出级的物理接续；步骤d，保存接续数据，接续完成。
12.根据权利要求11所述的方法，其特征在于，在所述步骤a之前进一步包括一判断输出时隙是否已接续的步骤，如是，则先拆除原有的接续。
13.根据权利要求12所述的方法，其特征在于，包括如下断续步骤步骤a1，获得保存的接续数据；步骤b1，拆除各级接续；步骤c1，将所述中间桥接芯片释放的时隙资源加入到空闲时隙队列中；步骤d1，退出，断续完成。
14.根据权利要求13所述的方法，其特征在于，在所述步骤a1之前进一步包括一判断输出时隙是否已断续的步骤，如是，则直接退出。
全文摘要
本发明涉及一种实现大容量无阻塞时分交换网络的方法及其单板装置，单板装置包括高速数据输入串并处理器，接收高速信号，将高速信号进行分接；三级交换网输入级交换部分，接收通过高速数据输入串并处理器输入的信号，并根据交换接续要求，选择交换网中间级交换入口；三级交换网中间级交换部分，接收交换网输入级交换部分的输出数据，根据交换接续要求，选择交换网输出级交换入口；三级交换网输出级交换部分，接收交换网中间级交换部分的输出数据，根据交换接续要求，选择输出链路输出至高速数据输出并串处理器；高速数据输出并串处理器，将数据作并串处理，完成输出数据的复接并输出。本发明在一块较小的单板上实现了大容量无阻塞时分交换网络。
文档编号H04Q11/04GK1870833SQ20051001179
公开日2006年11月29日 申请日期2005年5月26日 优先权日2005年5月26日
发明者潘厚源, 鲍小云, 陈戟, 陈之光 申请人:中兴通讯股份有限公司