专利名称：一种远距离水下高速数据传输电路的制作方法
技术领域：
本实用新型涉及一种远距离水下高速数据传输电路，特别涉及一种用于拖线阵声纳的远距离水下高速数据传输电路。
背景技术：
目前，对水下数字式高速数据传输的现有技术，主要有如文献1数字式声纳设计原理，李启虎，安徽教育出版社，2003.2和文献2John Walrod.ATM Telemetry in Towed Arrays.InUndersea Defense Technology1997.Hamburg，GermanyJune 24-26，1997中所介绍的由水下传感器阵列组成的拖线阵声纳一直以来在水声工程中占有重要的地位，各海洋大国都在大力发展拖线阵声纳。早期的拖线阵声纳采用是模拟信号传输，即传感器信号输出经过滤波放大后直接以模拟信号的形式送到基站进行数字变换和信号处理，其不足在于信号衰减和畸变严重，信号间干扰较大。
如文献3Planning Systems Incorporated.SAKITMATM-SONET Network Node(SAKITM-NIC-7).2002.04和John Walrod.ATM Telemetry in Towed Arrays.InUndersea Defense Technology 1997.Hamburg，GermanyJune 24-26，1997中所公开的美国PSI(Planning Systems Incorporated，简称PSI)公司开发了基于ATM技术的水下数字传输模块ATM-SONET节点，该节点被美国海军的最先进的拖线阵TB-29A细线阵采用。
在国内，目前还没有完全国产化的水下数字式数据传输电路。
现有的水下高速数据传输技术中，存在主要的缺点如下(1)远距离模拟信号传输技术具有以下缺点拖缆的直径和重量随着水听器阵列的增大越来越大，信号衰减和畸变严重，信号间干扰较大等；(2)现有的基于ATM技术的水下数字式传输电路的不足在于数据传输率受到ATM技术的限制不能进一步提高；同时鉴于ATM技术实现的复杂性和拖线阵拖缆内径的限制，基于ATM技术的水下数字式传输技术在工程上实现小型化有很大的难度和复杂度。
因此，现有技术的不足就需要一种改进的远距离水下高速数据传输电路。
实用新型内容本实用新型的目的在于解决已有的水下模拟式数据传输中拖缆的直径和重量随着水听器阵列的增大越来越大，信号衰减和畸变严重，信号间干扰较大的问题；本实用新型的目的还在于解决基于ATM数据传输技术的复杂度，实现模块的小型化，可靠性；本实用新型的目的还在于为了实现水下数字式数据传输电路国产化；从而，本实用新型提供一种性能可靠、数据传输速率高、小型化、用于拖线阵声纳的远距离水下高速数据传输电路。
为了实现上述目的，本实用新型采取如下技术方案一种远距离水下高速数据传输电路，如图1所示，包括RS485接收电路1，用于接收数据包；FPGA逻辑电路2，与所述RS485接收电路1连接，相互传送控制信号和数据信号；HOTLink发送接收电路3，与所述FPGA逻辑电路2连接；晶振电路4，分别与所述RS485接收电路1、所述FPGA逻辑电路2、所述HOTLink发送接收电路3连接，用于提供时钟信号。
上述电路中，进一步地，所述RS485接收电路1采用RS485传输协议接收两路数据，主要用于接收低数据率的数据包。
上述电路中，进一步地，所述FPGA逻辑电路2，如图2所示，包括第一FIFO(first in first out，简称FIFO)电路连接21；第二FIFO电路连接22；第一串并转换电路23，与所述第一FIFO电路21连接；第二串并转换电路24，与所述第二FIFO电路22连接；所述第一和第二串并转换电路的输入端分别与所述RS485接收电路1连接，用于接收所述RS485接收电路1接收的两路数据并将转换后的数据分别输入所述第一和第二FIFO电路；第三FIFO电路25，用于接收所述HOTLink发送接收电路3接收的一路数据包；RS485接收状态控制电路26，用于控制所述RS485接收电路1的状态；HOTLink接收状态控制电路27，用于控制所述HOTLink发送接收电路3的接收状态；优先级判决电路28，与所述RS485接收状态控制电路26和所述HOTLink接收状态控制电路27的中断信号连接，并将判决结果输入到复用器29中；
所述第一FIFO电路21、第二FIFO电路22、第三FIFO电路25的输出信号进入所述复用器29，所述复用器29的输出信号进入第四FIFO电路30；HOTLink发送状态控制电路31，用于控制所述HOTLink发送接收电路3的发送状态；所述第四FIFO电路30与所述HOTLink发送状态控制电路31连接，输出优先级高的数据包到所述HOTLink发送接收电路3；所述RS485接收状态控制电路26分别与所述第一FIFO电路21和所述第二FIFO电路22连接；所述HOTLink接收状态控制电路27与所述第三FIFO电路25连接。
上述电路中，进一步地，所述优先级判决电路28通过顺序优先级机制进行判决。
上述电路中，进一步地，如图3所示，所述HOTLink发送接收电路3由一HOTLink发送电路41，一HOTLink接收电路42和分别与之相连接的第一变压器43、第二变压器44组成。如图3所示，HOTLink发送接收电路3通过其中的HOTLink发送电路41和HOTLink接收电路42采用HOTLink传输协议接收和发送数据，主要用于接收和发送高数据率的数据包，同时它收到的数据包的优先级也都高于RS485接收电路1接收到的数据包的优先级。
上述电路中，进一步地，晶振电路4用于提供该模块正常运转的基本工作时钟(如图1中信号A和信号I)，信号A用于给HOTLink接收发送电路和FPGA逻辑电路提供工作时钟，信号I用于给RS485接收电路提供工作时钟。
上述的顺序优先级机制如下通常设定本传输电路中RS485接收电路1接收数据包的优先级为优先级最低的两个min、min+1(min＝0，1，2，…，max)，设定本传输电路的基准优先级为min，同时设定本传输电路的最高优先级为max，设定判决电路收到数据包的优先级为i，其中min≤i≤max，max的取值大小为水下数据传输链路中水下数字式数据传输电路的个数减1。判决电路按照优先级从高到低的顺序发送该数据包，首先发送优先级为max的数据包，其他两个数据包处于等待状态，每发送一个数据包，优先级判决电路28计数加1，当计数大小为max-min+1的时候，计数清零，优先级判决电路28重新开始计数。
本实用新型的用于拖线阵声纳的水下数字式高速数据传输系统，其工作流程如下RS485接收电路1采用RS485协议通过电缆接收低数据率的数据包，HOTLink接收发送电路3采用HOTLink协议通过电缆接收高数据率的数据包，接收到的数据包并按照顺序优先级进行通过HOTLink发送电路41进行转发。
与现有技术相比，本实用新型的优点在于(1)本实用新型采用基于全数字逻辑硬件电路，其可靠性、稳定性能够得到充分的保证，而且电路规模不大，能够在拖线阵拖缆内径受限制的情况下实现小型化。
(2)成熟的数字传输技术HOTLink协议和RS485协议的应用进一步提高了模块的可靠性。
(3)本模块内的FPGA逻辑电路主要由FIFO、串并转换，计数器以及一些简单的控制电路，非常适合Verilog HDL语言描述，能够根据需要修正设计。
图1表示本实用新型的水下数字式数据传输电路的组成图；图2表示FPGA逻辑电路的电路框图；图3表示HOTLink发送接受电路的电路框图；在上述附图中带有箭头的线段表示电路的连接关系和数据的走向，线段旁边的英文字母如A、B……等是为了在文中表述方便用于标记连接关系和数据的。
具体实施方式
以下结合附图和具体实施方式
对本实用新型作进一步详细描述参考图1，RS485接收电路1采用RS485传输协议接收两路数据，主要用于接收低数据率的数据包。
FPGA逻辑电路2，如图2所示，包括第一FIFO电路连接21；第二FIFO电路连接22；第一串并转换电路23，与所述第一FIFO电路21连接；第二串并转换电路24，与所述第二FIFO电路22连接；所述第一和第二串并转换电路的输入端分别与所述RS485接收电路1连接，用于接收所述RS485接收电路1接收的两路数据并将转换后的数据分别输入所述第一和第二FIFO电路；第三FIFO电路25，用于接收所述HOTLink发送接收电路3接收的一路数据包；RS485接收状态控制电路26，用于控制所述RS485接收电路1的状态；HOTLink接收状态控制电路27，用于控制所述HOTLink发送接收电路3的接收状态；优先级判决电路28，与所述RS485接收状态控制电路26和所述HOTLink接收状态控制电路27的中断信号连接，并将判决结果输入到复用器29中；其中RS485接收状态控制电路26的两路中断信号、HOTLink接收状态控制电路27的一路中断信号都连接到优先级判决电路28。
所述第一FIFO电路21、第二FIFO电路22、第三FIFO电路25的输出信号进入所述复用器29，所述复用器29的输出信号进入第四FIFO电路30；HOTLink发送状态控制电路31，用于控制所述HOTLink发送接收电路3的发送状态；所述第四FIFO电路30与所述HOTLink发送状态控制电路31连接，输出优先级高的数据包到所述HOTLink发送接收电路3；所述RS485接收状态控制电路26分别与所述第一FIFO电路21和所述第二FIFO电路22连接；所述HOTLink接收状态控制电路27与所述第三FIFO电路25连接。
FPGA逻辑电路2通过控制信号F、G和H分别对RS485接收电路1和HOTLink接收发送电路3进行控制，通过数据信号B、C接收RS485接收电路1接收的两路数据，通过数据信号D接收HOTLink接收发送电路3接收的一路数据包，三路数据分别将数据储存在第一FIFO电路21、第二FIFO电路22和第三FIFO电路25中，对数据进行缓冲。分别通过RS485接收状态控制电路26和HOTLink接收状态控制电路27得到接受到的数据包内部的优先级信息，RS485接收状态控制电路26和HOTLink接收状态控制电路27分别将这些优先级信息作为中断送到优先级判决电路28，优先级判决电路28通过顺序优先级机制进行判决和复用，然后通过数据信号E发送优先级高的数据包到HOTLink接收发送电路3。在本实施例中，作为例子，上述的顺序优先级机制如下通常设定本传输电路中RS485接收电路1接收数据包的优先级为优先级最低的两个3、4，设定本传输电路的基准优先级为3，同时设定本传输电路的最高优先级为10(选值10表明此处水下数据传输链路上有10个本实用新型的水下数字式数据传输电路)。优先级判决电路28按照优先级从高到低的顺序发送该数据包，首先发送优先级为10的数据包，其他两个数据包处于等待状态，每发送一个数据包，优先级判决电路28中的计数加1，当计数大小为8的时候，计数清零，优先级判决电路28重新开始计数。
HOTLink接收发送电路3的内部组成如图3所示，由HOTLink发送电路41，HOTLink接收电路42和第一变压器43、第二变压器44组成，采用HOTLink传输协议接收和发送数据，主要用于接收和发送高数据率的数据包，同时它收到的数据包的优先级也都高于RS485接收电路1接收到的数据包的优先级。
参照图1，为了保证数字传输电路长时间的稳定度及精度，晶振电路4采用市场上购得高精度晶振，该晶振电路4提供用于HOTLink接收发送电路3和FPGA逻辑电路2的工作时钟19.2MHz(图1中所示时钟信号A)和用于RS485接收电路的工作时钟10.24MHz(图1中所示时钟信号I)。
本实施例中的FPGA逻辑电路2采用通用的ALTERA公司的APEX II系列芯片EP20K100TC324-1V，可以通过市场购买，其他的芯片也通过市场购买；HOTLink发送电路41采用CYPRESS公司的CY7B923，HOTLink接收电路42采用CYPRESS公司的CY7B933；RS485接收电路1采用MAX3095芯片。
本实施的工作流程如下RS485接收电路1采用RS485协议通过电缆接收低数据率的数据包，HOTLink接收发送电路3采用HOTLink协议通过电缆接收高数据率的数据包，接收到的数据包并按照顺序优先级进行通过HOTLink发送电路41进行转发。
本实施例中，除特殊注明外，所有的电路均采用市场所售的常规产品和常规连接关系。
本实施中，实际电路板的面积为105mm×20mm，满足了现有拖缆内径的需要；同时数据传输率为192M bits/s；采用m-序列的伪随机码进行测试，数据传输误码率小于1.1176×10-12。同时该水下数据传输电路与基于ATM的水下数字式传输技术相比简单实用，而且易于实现小型化。该水下数据传输电路的FPGA逻辑电路2采用Verilog HDL语言描述，能够根据需要修正设计。
本实施这里只是介绍了一个水下数字式数据传输电路模块的应用方式，同时本实用新型也可以实现多个这样的水下数字式数据传输电路模块联合使用，从而实现一套水下数字式数据传输链路。多个电路模块的具体的连接方式如下作为例子，设定水下数字式数据传输电路的个数为10个，按照上述的顺序优先级机制，由“0”开始从小到大顺序的分别设定10个水下数字式数据传输电路的基准优先级。参照图3，基准优先级为“9”的水下数字式数据传输电路的发送双绞线G与基准优先级为“8”的水下数字式数据传输电路的接收双绞线K相连接，依此类推，最后基准优先级为“1”的水下数字式数据传输电路的发送双绞线G与基准优先级为“0”的水下数字式数据传输电路的接收双绞线K相连接，其中基准优先级为“9”的水下数字式数据传输电路的接收双绞线K不做连接，基准优先级为“0”的水下数字式数据传输电路的发送双绞线G与处理终端相连接，从而形成一个由10个水下数字式数据传输电路组成的水下数字式数据传输链路。
参照图1，10个水下数字式数据传输电路中RS485接收电路1用于接收传感器阵列中传感器的数据。
通过多个水下数字式数据传输电路联合使用，实现了将传感器阵列中传感器的数据传输到处理终端的目的。
在上面介绍的一套水下数字式数据传输链路中，除特殊注明外，所有的电路均采用市场所售的常规产品和常规连接关系。
最后所应说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制。尽管参照实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，对本实用新型的技术方案进行修改或者等同替换，都不脱离本实用新型技术方案的精神和范围，其均应涵盖在本实用新型的权利要求范围当中。
权利要求1.一种远距离水下高速数据传输电路，包括用于接收数据包的RS485接收电路(1)；FPGA逻辑电路(2)，与所述RS485接收电路(1)连接；HOTLink发送接收电路(3)，与所述FPGA逻辑电路(2)连接；用于提供时钟信号的晶振电路(4)，分别与所述RS485接收电路(1)、所述FPGA逻辑电路(2)、所述HOTLink发送接收电路(3)连接。
2.根据权利要求1所述远距离水下高速数据传输电路，其特征在于，所述FPGA逻辑电路(2)，包括第一FIFO电路(21)；第二FIFO电路(22)；第一串并转换电路(23)，与所述第一FIFO电路(21)连接；第二串并转换电路(24)，与所述第二FIFO电路(22)连接；所述第一和第二串并转换电路的输入端分别与所述RS485接收电路(1)连接，接收所述RS485接收电路(1)接收的两路数据并将转换后的数据分别输入所述第一和第二FIFO电路；第三FIFO电路(25)，用于接收所述HOTLink发送接收电路(3)接收的一路数据包；用于控制所述RS485接收电路(1)的状态的RS485接收状态控制电路(26)；用于控制所述HOTLink发送接收电路(3)的接收状态的HOTLink接收状态控制电路(27)；优先级判决电路(28)，与所述RS485接收状态控制电路(26)和所述HOTLink接收状态控制电路(27)的中断信号连接，并将判决结果输入到复用器(29)中；所述第一FIFO电路(21)、第二FIFO电路(22)、第三FIFO电路(25)的输出信号进入所述复用器(29)，所述复用器(29)的输出信号进入第四FIFO电路(30)；用于控制所述HOTLink发送接收电路(3)的发送状态的HOTLink发送状态控制电路(31)；所述第四FIFO电路(30)与所述HOTLink发送状态控制电路(31)连接，输出优先级高的数据包到所述HOTLink发送接收电路(3)；所述RS485接收状态控制电路(26)分别与所述第一FIFO电路(21)和所述第二FIFO电路(22)连接；所述HOTLink接收状态控制电路(27)与所述第三FIFO电路(25)连接。
3.根据权利要求1所述远距离水下高速数据传输电路，其特征在于，所述HOTLink发送接收电路(3)由一HOTLink发送电路(41)，一HOTLink接收电路(42)和分别与之相连接的第一变压器(43)、第二变压器(44)组成；其中，HOTLink发送接收电路(3)通过其中的HOTLink发送电路(41)和HOTLink接收电路(42)采用HOTLink传输协议接收和发送数据，它收到的数据包的优先级高于RS485接收电路(1)接收到的数据包的优先级。
4.根据权利要求1-3任一项所述远距离水下高速数据传输电路，其特征在于，由多个所述远距离水下高速数据传输电路顺序连接构成一套远距离水下高速数据传输链路。
专利摘要本实用新型公开了一种用于拖线阵声纳的远距离水下高速数据传输电路。该电路包括RS485接收电路、FPGA逻辑电路、HOTLink发送接收电路、晶振电路。其中的FPGA逻辑电路包括串并转换电路，FIFO电路，RS485接收状态控制电路，HOTLink接收状态控制电路，HOTLink发送状态控制电路，复用器和优先级判决电路。本实用新型提供的水下数据传输电路具有性能可靠、数据传输速率高、小型化等优点，可用于拖线阵声纳的水下高速数据传输。
文档编号H04L29/06GK2907100SQ20052014200
公开日2007年5月30日 申请日期2005年11月23日 优先权日2005年11月23日
发明者冯师军, 李启虎, 孙长瑜, 董力平, 李媛, 张志博, 张宾, 徐克航, 于海春, 田甜, 郑剑锋 申请人:中国科学院声学研究所