专利名称：嵌入式智能信号处理装置的制作方法
技术领域：
本实用新型属于广播电视系统中信号处理网络化监控技术领域。涉及一种开放式的嵌入式智能信号处理装置，通过此装置可以实现对广播电视系统内各种信号处理设备的统一网络监控。
背景技术：
我国的广播电视事业正由传统的模拟化向数字化方向发展，对数字化设备的要求日益增长。目前，我国广播电视系统内的各种信号处理设备功能单一，种类繁杂，不同厂商生产的产品规格型号不统一，接口不一致，不便对整个系统内的各种信号处理设备进行统一的管理和控制。鉴于以上情况，我们提供了一种新型的嵌入式智能信号处理装置，我们可以将广播电视系统内对各种视频/音频信号做不同处理的设备模块化，集中到各个标准1U、2U机箱中，通过嵌入式智能信号处理装置实现对视/音频信号的集散化监控。
发明内容
本实用新型的目的就是提供一种设计结构合理，工作可靠，实现对广播电视系统内各种视/音频信号处理设备进行网络化管理的嵌入式智能信号处理装置。
此嵌入式智能信号处理装置具有嵌入式以太网接口、通用的网络接口协议、迅捷的数据交换模式、合理的功能模块地址读取方式以及独特的双CPU设计结构。CPU1负责与接入的信号处理设备进行通信，读信号处理设备的信号处理信息。CPU2为嵌入式微处理器，我们将采用占先式内核的礐OS_II嵌入式操作系统按照需求进行了相应的裁剪与优化后，与TCP/IP协议栈一同移植到CPU2上，嵌入式智能信号处理设备的以太网通信接口。CPU1与CPU2之间通过双端口RAM交换数据。接入的信号处理设备完成对信号的不同处理后，将信号的各种状态信息传送给嵌入式智能信号处理装置上的CPU1，CPU1将信息存储到双端口RAM中，CPU2由双端口RAM读取该数据后协议按照通讯协议格式将数据送入以太网，这样就可以通过以太网上的PC机实现对各种信号的统一网络监控。嵌入式智能信号处理装置另外扩展了RS-422/RS-485以及CBUS接口，在该装置内部软件设计中，充分考虑了不同网络接口之间协议的通用性，可根据所选择的不同网络接口自动跳转到相应的软件服务程序。
本实用新型解决其技术问题所采用的技术方案是嵌入式智能信号处理装置由通信接口电路1、通信接口电路2、在线可编程电路3、核心控制电路4、复位电路5、信号显示模块7、数据存储电路8、网络配置信息存储电路6、核心控制电路9、电源数据信息采样模块10、通信接口电路11和1到10个信号处理模块组成。监控计算机的以太网接口输出端连通信接口电路1的输入端，通信接口电路1的输出端连监控计算机以太网接口的输入端，通信接口电路1的另一输入端连核心控制电路4的一个输出端，通信接口电路1的另一输出端连核心控制电路4的一个输入端，监控计算机的RS-232接口的输出端连通信接口电路2的一个输入端，通信接口电路2的一个输出端连监控计算机RS-232接口的输入端，通信接口电路2的另一输入端连核心控制电路4的又一输出端，核心控制电路4的另一输入端连通信接口电路2的又一输出端，在线可编程电路3的输出端连核心控制电路4的又一输入端，复位电路5的输出端连核心控制电路4的另一输入端，核心控制电路4的再一输出端连信号显示模块7的输入端，核心控制电路4的另一输出端连网络配置信息存储电路6的输入端，网络配置信息存储电路6的输出端连核心控制电路4的又一输入端，电源数据信息采集模块10的输出端连核心控制电路9的一个输入端，核心控制电路9的一个输出端连通信接口电路11的一个输入端，通信接口电路11的一个输出端连核心控制电路9的另一输入端，通信接口电路11的另一输入端连1到10个信号处理设备的输出端，通信接口电路11的另一输出端连1到10个信号处理设备的输入端。广播电视系统内视频、音频信号处理设备经通信接口电路11将信号的各类状态信息传送到核心控制电路9，核心控制电路9接收到该信息后，将数据存放到数据存储电路8上，核心控制电路4读取存放在数据存储电路8内的数据后，通过通信接口电路1或通信接口电路2将数据发送给监控计算机，监控计算机对数据进行相应处理。监控计算机对信号处理设备进行远程网络控制时，将控制命令通过通信接口电路1或通信接口电路2发送到核心控制电路4上，核心控制电路4将控制命令送入数据存储电路8，核心控制电路9读取到数据存储电路内的控制命令后，经通信接口电路11，按照相应通信协议，将控制命令转发给目的信号处理设备，信号处理设备接受到控制命令后，根据命令做相应动作。本实用新型的核心控制电路1由微控制器W78E516B和以太网控制器RTL8019组成，采用可编程器件16V8来扩展外设，还可以通过在线可编程电路3进行现场编程和软件升级，数据存储电路主要器件是型号为7C136的双端口RAM，一次可最多存储2K字节。
核心控制电路4由型号为W78E516B的微控制器U1、晶振芯片T1、型号为62256的外部静态RAM存储器U2、型号为74LS373的地址锁存器U3、型号为16V8的可编程逻辑器件U4组成，通信接口电路1由型号为RTL8019AS的以太网控制器U5组成与型号为MT0302的隔离耦合变压器U11组成，数据存储电路芯片U6采用型号为7C136的双端口RAM，能够存储两个微处理器所要交换的数据。
核心控制电路9由型号为W78E516B的微控制器U7、型号为74HC138的译码器U10、型号为6264的外部RAM存储器U9、型号为74HC573的地址锁存器U8组成。U1的的脚20连晶振T1的一端，晶振T1的另外一端接U1的脚21，晶振T1的两端连接两电容一端，两电容的另外一端接地，微控制器U1的脚1、脚5、脚7、脚16、脚17、脚34、脚23悬空，微控制器U1的AD0-AD7这8个脚连地址锁存器U3上D0-D7这8个脚，并且微控制器U1上AD0-AD7这8个脚连静态RAM存储器U2上的脚D0-D7，另外微控制器U1的脚AD0-AD7连以太网控制器U5的脚SD0-SD7，微控制器U1的脚A8-A14连U2的脚A8-A14，另外微控制器U1的脚A8-A12连以太网控制器U5的脚5、脚6、脚7、脚8、脚9，微控制器U1的脚A13、脚A14、脚A15连可编程逻辑器件U4的脚I5、脚I6、脚I7，U1的脚3连U4的脚2，U1的脚2连U6的脚48，U1的脚6连通信接口电路2的一个输出端，微控制器U1的脚11、脚13分别连通信接口电路2的输入端与另一输出端，U1的脚8、脚9连网络配置信息存储电路6的输出端，U1的脚10、脚12连在线可编程电路3的输出端，U1的脚4连复位电路5的输入端，U1的脚10连复位电路5的输出端，U1的脚18、脚19连U2的脚27与脚22，U1的脚18、脚19连U5的脚30与脚29，U3的8个脚Q0-Q7连U2的A0-A7这8个脚，U3的脚Q0-Q7连U2的脚A0-A7，U3的脚11连U1的脚33，U4的脚16连U5的脚34，U4的脚15连U6的脚46，U5的脚11、脚12、脚13、脚14、脚18、脚19、脚20、脚21、脚22、脚23、脚24、脚25、脚26、脚27、脚28、脚44、脚52、脚83、脚86接地，U5的脚5、脚15、脚16、脚17、脚31、脚32、脚47、脚57、脚70、脚89接VCC，U4的脚45、脚46接U11的脚1、脚3，U5的脚58、脚59接U11的脚8与脚6，U5的脚61、脚62、脚63接信号显示模块7的输入端，U5的脚50、脚51连晶振T2的两端，U5的脚4连U1的脚14，微控制器U7的脚AD0-AD7与U9的脚D0-D7、U8的脚D0-D7相连，U7的脚2、脚3与网络配置信息存储电路6的输出端相连，U7的脚4与复位电路5的输入端相连，U7的脚10连复位电路5的输出端，U7的脚11连通信接口电路11的输出端，U7的脚13连通信接口电路11的输入端，U7的脚14连U6的脚41，U7的脚A8-A12连U9的脚A8-A12，U7的脚13、脚14、脚15连U10的脚1、脚2、脚3，U7的脚29、脚30、脚31连U10的脚1、脚2、脚3，U10的脚4、脚5接地，脚6接VCC，U9的脚A0-A7连U8的脚Q0-Q7。
本实用新型具有设计结构合理，工作可靠特点，其有效效果是，通过此实用新型装置实现对广播电视系统内各种视/音频信号处理设备的网络化管理。
以下结合附图和具体实施方式
对本实用新型作进一步说明。
图1是本实用新型的结构示意图，图2是本实用新型装置核心电路4的电路结构示意图，
图3是本实用新型装置通信接口电路1的电路结构示意图，图4是本实用新型装置核心电路9的电路结构示意图，图5是本实用新型装置数据存储电路8的结构示意图。
具体实施方式
本实用新型由通信接口电路1、通信接口电路2、在线可编程电路3、核心控制电路4、复位电路5、信号显示模块7、数据存储电路8、网络配置信息存储电路6、核心控制电路9、电源数据信息采样模块10、通信接口电路11和1到10个信号处理模块组成。监控计算机的以太网接口输出端连通信接口电路1的输入端，通信接口电路1的输出端连监控计算机以太网接口的输入端，通信接口电路1的另一输入端连核心控制电路4的一个输出端，通信接口电路1的另一输出端连核心控制电路4的一个输入端，监控计算机的RS-232接口的输出端连通信接口电路2的一个输入端，通信接口电路2的一个输出端连监控计算机RS-232接口的输入端，通信接口电路2的另一输入端连核心控制电路4的又一输出端，核心控制电路4的另一输入端连通信接口电路2的又一输出端，在线可编程电路3的输出端连核心控制电路4的又一输入端，复位电路5的输出端连核心控制电路4的另一输入端，核心控制电路4的再一输出端连信号显示模块7的输入端，核心控制电路4的另一输出端连网络配置信息存储电路6的输入端，网络配置信息存储电路6的输出端连核心控制电路4的又一输入端，电源数据信息采集模块10的输出端连核心控制电路9的一个输入端，核心控制电路9的一个输出端连通信接口电路11的一个输入端，通信接口电路11的一个输出端连核心控制电路9的另一输入端，通信接口电路11的另一输入端连1到10个信号处理设备的输出端，通信接口电路11的另一输出端连1到10个信号处理设备的输入端。所述核心控制电路4由型号为W78E516B的微控制器U1、晶振芯片T1、型号为62256的外部静态RAM存储器U2、型号为74LS373的地址锁存器U3、型号为16V8的可编程逻辑器件U4组成，通信接口电路1由型号为RTL8019AS的以太网控制器U5组成与型号为MT0302的隔离耦合变压器U11组成。数据存储电路芯片U6采用型号为7C136的双端口RAM，可以存储两个微处理器所要交换的数据。U1的的脚20连晶振T1的一端，晶振T1的另外一端接U1的脚21，晶振T1的两端连接两电容一端，两电容的另外一端接地，微控制器U1的脚1、脚5、脚7、脚16、脚17、脚34、脚23悬空，微控制器U1的AD0-AD7这8个脚连地址锁存器U3上D0-D7这8个脚，并且微控制器U1上AD0-AD7这8个脚连静态RAM存储器U2上的脚D0-D7，另外微控制器U1的脚AD0-AD7连以太网控制器U5的脚SD0-SD7，微控制器U1的脚A8-A14连U2的脚A8-A14，另外微控制器U1的脚A8-A12连以太网控制器U5的脚5、脚6、脚7、脚8、脚9，微控制器U1的脚A13、脚A14、脚A15连可编程逻辑器件U4的脚I5、脚I6、脚I7，U1的脚3连U4的脚2，U1的脚2连U6的脚48，U1的脚6连通信接口电路2的一个输出端，微控制器U1的脚11、脚13分别连通信接口电路2的输入端与另一输出端，U1的脚8、脚9连网络配置信息存储电路6的输出端，U1的脚10、脚12连在线可编程电路3的输出端，U1的脚4连复位电路5的输入端，U1的脚10连复位电路5的输出端，U1的脚18、脚19连U2的脚27与脚22，U1的脚18、脚19连U5的脚30与脚29，U3的8个脚Q0-Q7连U2的A0-A7这8个脚，U3的脚Q0-Q7连U2的脚A0-A7，U3的脚11连U1的脚33，U4的脚16连U5的脚34，U4的脚15连U6的脚46，U5的脚11、脚12、脚13、脚14、脚18、脚19、脚20、脚21、脚22、脚23、脚24、脚25、脚26、脚27、脚28、脚44、脚52、脚83、脚86接地，U5的脚5、脚15、脚16、脚17、脚31、脚32、脚47、脚57、脚70、脚89接VCC，U4的脚45、脚46接U11的脚1、脚3，U5的脚58、脚59接U11的脚8与脚6，U5的脚61、脚62、脚63接信号显示模块7的输入端，U5的脚50、脚51连晶振T2的两端，U5的脚4连U1的脚14。核心控制电路9由型号为W78E516B的微控制器U7、型号为74HC138的译码器U10、型号为6264的外部RAM存储器U9、型号为74HC573的地址锁存器U8组成。微控制器U7的脚AD0-AD7与U9的脚D0-D7、U8的脚D0-D7相连，U7的脚2、脚3与网络配置信息存储电路6的输出端相连，U7的脚4与复位电路5的输入端相连，U7的脚10连复位电路5的输出端，U7的脚11连通信接口电路11的输出端，U7的脚13连通信接口电路11的输入端，U7的脚14连U6的脚41，U7的脚A8-A12连U9的脚A8-A12，U7的脚13、脚14、脚15连U10的脚1、脚2、脚3，U7的脚29、脚30、脚31连U10的脚1、脚2、脚3，U10的脚4、脚5接地，脚6接VCC，U9的脚A0-A7连U8的脚Q0-Q7。
权利要求1.嵌入式智能信号处理装置，其特征在于，由通信接口电路(1)、通信接口电路(2)、在线可编程电路(3)、核心控制电路(4)、复位电路(5)、信号显示模块(7)、数据存储电路(8)、网络配置信息存储电路(6)、核心控制电路(9)、电源数据信息采样模块(10)、通信接口电路(11)和1到10个信号处理模块组成；监控计算机的以太网接口输出端连通信接口电路(1)的输入端，通信接口电路(1)的输出端连监控计算机以太网接口的输入端，通信接口电路(1)的另一输入端连核心控制电路(4)的一个输出端，通信接口电路(1)的另一输出端连核心控制电路(4)的一个输入端，监控计算机的RS-232接口的输出端连通信接口电路(2)的一个输入端，通信接口电路(2)的一个输出端连监控计算机RS-232接口的输入端，通信接口电路(2)的另一输入端连核心控制电路(4)的又一输出端，核心控制电路(4)的另一输入端连通信接口电路(2)的又一输出端，在线可编程电路(3)的输出端连核心控制电路(4)的又一输入端，复位电路(5)的输出端连核心控制电路(4)的另一输入端，核心控制电路(4)的再一输出端连信号显示模块(7)的输入端，核心控制电路(4)的另一输出端连网络配置信息存储电路(6)的输入端，网络配置信息存储电路(6)的输出端连核心控制电路(4)的又一输入端，电源数据信息采集模块(10)的输出端连核心控制电路(9)的一个输入端，核心控制电路(9)的一个输出端连通信接口电路(11)的一个输入端，通信接口电路(11)的一个输出端连核心控制电路(9)的另一输入端，通信接口电路(11)的另一输入端连1到10个信号处理设备的输出端，通信接口电路(11)的另一输出端连1到10个信号处理设备的输入端。
2.根据权利要求1所述的嵌入式智能信号处理装置，其特征在于，核心控制电路(4)由型号为W78E516B的微控制器U1、晶振芯片T1、型号为62256的外部静态RAM存储器U2、型号为74LS373的地址锁存器U3、型号为16V8的可编程逻辑器件U4组成，通信接口电路(1)由型号为RTL8019AS的以太网控制器U5组成与型号为MT0302的隔离耦合变压器U11组成，数据存储电路芯片U6采用型号为7C136的双端口RAM，能够存储两个微处理器所要交换的数据。
3.根据权利要求1所述的嵌入式智能信号处理装置，其特征在于，核心控制电路(9)由型号为W78E516B的微控制器U7、型号为74HC138的译码器U10、型号为6264的外部RAM存储器U9、型号为74HC573的地址锁存器U8组成；U1的的脚20连晶振T1的一端，晶振T1的另外一端接U1的脚21，晶振T1的两端连接两电容一端，两电容的另外一端接地，微控制器U1的脚1、脚5、脚7、脚16、脚17、脚34、脚23悬空，微控制器U1的AD0-AD7这8个脚连地址锁存器U3上D0-D7这8个脚，并且微控制器U1上AD0-AD7这8个脚连静态RAM存储器U2上的脚D0-D7，另外微控制器U1的脚AD0-AD7连以太网控制器U5的脚SD0-SD7，微控制器U1的脚A8-A14连U2的脚A8-A14，另外微控制器U1的脚A8-A12连以太网控制器U5的脚5、脚6、脚7、脚8、脚9，微控制器U1的脚A13、脚A14、脚A15连可编程逻辑器件U4的脚I5、脚I6、脚I7，U1的脚3连U4的脚2，U1的脚2连U6的脚48，U1的脚6连通信接口电路(2)的一个输出端，微控制器U1的脚11、脚13分别连通信接口电路(2)的输入端与另一输出端，U1的脚8、脚9连网络配置信息存储电路(6)的输出端，U1的脚10、脚12连在线可编程电路(3)的输出端，U1的脚4连复位电路(5)的输入端，U1的脚10连复位电路(5)的输出端，U1的脚18、脚19连U2的脚27与脚22，U1的脚18、脚19连U5的脚30与脚29，U3的8个脚Q0-Q7连U2的A0-A7这8个脚，U3的脚Q0-Q7连U2的脚A0-A7，U3的脚11连U1的脚33，U4的脚16连U5的脚34，U4的脚15连U6的脚46，U5的脚11、脚12、脚13、脚14、脚18、脚19、脚20、脚21、脚22、脚23、脚24、脚25、脚26、脚27、脚28、脚44、脚52、脚83、脚86接地，U5的脚5、脚15、脚16、脚17、脚31、脚32、脚47、脚57、脚70、脚89接VCC，U4的脚45、脚46接U11的脚1、脚3，U5的脚58、脚59接U11的脚8与脚6，U5的脚61、脚62、脚63接信号显示模块(7)的输入端，U5的脚50、脚51连晶振T2的两端，U5的脚4连U1的脚14，微控制器U7的脚AD0-AD7与U9的脚D0-D7、U8的脚D0-D7相连，U7的脚2、脚3与网络配置信息存储电路(6)的输出端相连，U7的脚4与复位电路(5)的输入端相连，U7的脚10连复位电路(5)的输出端，U7的脚11连通信接口电路(11)的输出端，U7的脚13连通信接口电路(11)的输入端，U7的脚14连U6的脚41，U7的脚A8-A12连U9的脚A8-A12，U7的脚13、脚14、脚15连U10的脚1、脚2、脚3，U7的脚29、脚30、脚31连U10的脚1、脚2、脚3，U10的脚4、脚5接地，脚6接VCC，U9的脚A0-A7连U8的脚Q0-Q7。
专利摘要嵌入式智能信号处理装置属于广播电视系统中信号处理网络化监控技术领域。由通信接口电路1、通信接口电路2、在线可编程电路3、核心控制电路4、复位电路5、信号显示模块7、数据存储电路8、网络配置信息存储电路6、核心控制电路9、电源数据信息采样模块10、通信接口电路11和1到10个信号处理模块组成。该装置提供嵌入式以太网接口、通用的网络接口协议、迅捷的数据交换模式、合理的功能模块地址读取方式，采用独特的双CPU设计结构，具有设计结构合理、性能可靠、结构紧凑、易于集成和实现标准化的优点。适用于实现对广播电视系统内各种视/音频信号处理设备的网络化监控和管理领域。
文档编号H04L29/00GK2877168SQ200520200830
公开日2007年3月7日 申请日期2005年12月19日 优先权日2005年12月19日
发明者刘彦呈, 范木杰, 孙凡金, 文元全, 袁士春, 喻林 申请人:大连海事大学