专利名称：将显示像素时钟锁定到输入帧率的制作方法
相关申请的交叉引用本申请根据35 USC 119(e)要求2004年7月16日提交的、题为“用于在包括可编程输入设备、像素时钟发生器和双换算器架构的视频处理中使用的系统和方法”的第60/588,647号美国临时申请的优先权，其全部内容通过引用并入本文。
关于在联邦赞助的研究和开发下的发明的权利的声明不适用参照所提交的压缩盘上的“序列列表”、表或者计算机程序列表附录无背景技术本发明涉及集成电路(IC)，尤其涉及适于在输入和输出视频帧之间提供匹配速率的视频处理器IC。
由视频处理器接收的输入数据的分辨率通常与视频处理器供应的数据的分辨率不同，因此要求进行格式转换。例如，输入数据帧可具有每帧680*480个像素的分辨率，然而，输出像素帧可例如需要1280*1024个像素的帧分辨率。在传统的系统中，为了匹配输入和输出帧的速率，通过反复试验确定显示时钟频率、显示高度和宽度的组合。可以增加或减少输出帧的水平宽度或垂直高度中的像素，同时以较小的步骤(step)改变输出时钟频率。通常，可以预先确定这样一组设定来处理输入和系统期望输出到解码器的显示帧率的不同组合。因此，在传统的系统中，输入/输出帧率的匹配是大致的和易于不准确的，例如输入信号会偏离标准的规格、或电路组件会发生变化。此外，所述匹配不是自动的。
发明内容
为了将输出帧率匹配到输入帧率，生成了频率被锁定到基准时钟信号的频率的显示时钟信号。为了生成该显示时钟信号，使用基准时钟信号测量输入垂直同步信号的周期。随后，将输出帧中的像素的个数除以所测量得到的周期。小数分频锁相环(fractional-N phase-locked loop)电路适于将相除的余数乘以基准时钟信号的频率，以生成显示时钟信号。显示时钟信号还被锁定到基准时钟信号。显示时钟信号被用来显示输出的视频帧。
本发明的一些实施方式部分地包括计数器、时钟乘法器计算器、平均过滤器、频率限制控制器、锁相环路和德耳塔西格马调节器(delta sigmamodulator)。
图1为被置于根据本发明一个实施方式的、适于将输出视频帧率匹配到输入视频帧率的系统的各种模块的高级示意图。
具体实施例方式
为了将输出帧率匹配到输入帧率，生成其频率被锁定到基准时钟信号的频率的显示时钟信号。为了生成该显示时钟信号，使用基准时钟信号测量输入垂直同步信号的周期。随后，将输出帧中的像素的个数除以所测量得到的周期。小数分频锁相环(fractional-N phase-locked loop)电路适于将相除的余数乘以基准时钟信号的频率，以生成显示时钟信号。显示时钟信号还被锁定到基准时钟信号。显示时钟信号被用来显示输出的视频帧。
图1为被置于根据本发明一个实施方式的、适于将输出帧率匹配到输入帧率的系统100中的各种模块的高级示意图。系统100被部分地显示为包括计数器102、时钟乘法器计算器104、平均过滤器106、频率限制控制器108、锁相环路(PLL)110和德耳塔西格马调节器112。
向计数器102、时钟乘法器计算器104、平均过滤器106、频率限制控制器108和模拟锁相环路(PLL)110的各个的输入时钟端施加基准时钟信号Refclk。向计数器102的重置(reset)端以及时钟乘法器计算器104和平均过滤器106的负载端施加输入垂直同步脉冲信号(Vsync)。计数器102被配置为在各个信号clk的向上(或向下)跃迁时对其计数加一，并在信号Vsync向上(或向下)跃迁时被重置为0。因此，计数器102对信号Vsync的周期进行计数，并生成表示该周期的信号Refclk_cnt。换言之，Refclk_cnt是在信号Vsync周期期间出现的Refclk的个数。连续的Vsync周期之间的计数处理是持续的，从而使得未包括在当前的Vsync计数中的所有部分的(fractional)Refclk周期将会被包括在下一Vsync计数中。在将多个Vsync周期平均后可以得到高度准确的Vsync周期。
假设，T_input表示输入垂直同步时钟信号Vsync的周期，T_display表示显示(输出)垂直同步的周期，T_clk表示时钟信号Refclk的周期，f_clk表示时钟信号Refclk的频率，T_dclk表示显示时钟周期，f_dclk表示显示时钟频率。为了获得输入和显示频率的锁定，T_input和T_display必须相等。T_input还可以是T_display的倍数。典型的整数倍数为1、2和3。输入周期必须通过对发生在输入垂直sync周期内的Refclk周期的个数进行计数而使用基准时钟来测量，如下所示T_input＝Refclk_cnt*T_clk(2)显示垂直时钟间隔与总的像素个数乘以时钟周期相关，如下所示T_display＝T_dclk*display_width*display_height(3)组合(2)和(3)，并且由于T_input和T_display相等，可以获得下面的等式Refclk_cnt*T_clk＝T_dclk*display_width*display_height(4)重新排列为时钟周期比，获得下面的等式T_dclk/T_clk＝Refclk_cnt/(display_width*display_height)(5)由于周期和频率互为倒数，因此获得下面的等式F_dclk/f_clk＝(display_width*display_height)/Refclk_cnt(6)用基准时钟频率表示显示时钟频率，获得下面的等式f_dclk＝freq_mul*f_clk(7)经由平均过滤器106和频率限制控制器108施加到德耳塔西格马调节器112的频率乘数系数freq_mul通过对f_clk进行因式分解获得，如下式所示freq_mul＝(display_width*display_height)/ref_cnt(8)可以将等式(8)修改为下面的等式，以应用于更通用的情形freq_mul＝n*(display_width*display_height)/ref_cnt(9)其中，n为大于等于1的整数。
如图1所示，时钟乘法器计算器104接收参数display_width、display_height和Refclk_cnt，并根据上面示出的等式(8)和(9)生成频率乘数系数freq_mul。
信号freq_mul被施加到平均过滤器106，其中，平均过滤器106适于执行平均功能，以从其接收的信号中去除抖动。平均过滤器106的输出信号被施加到频率限制控制器108。频率限制控制器108适于在其接收的信号的频率超出max_val时，将接收的信号的频率限制到max_val，并且在其接收的信号的频率下降到低于max_val时，将接收的信号的频率限制到min_val。
频率限制控制器108的输出被施加到德耳塔西格马调节器112。如本领域的技术人员公知的那样，德耳塔西格马调节器112和模拟的PLL 110形成小数分频PLL 120。小数分频PLL 120适于将基准时钟信号的频率Refclk乘以频率限制控制器108的输出信号，并生成用于显示帧的时钟信号display_pixel_clock。信号display_pixel_clock的频率被锁定到信号Refclk的频率。
尽管参照视频处理器对本发明进行了描述，但应该理解，本发明可等价地应用到其它任意的、需要匹配输出和输入时钟信号的系统，而不管时钟速度如何。在较低的频率，抖动程度被显著降低。
本发明的上述实施方式是示例性的而非限制性的。各种替换和等价替换也是可能的。本发明并不局限于视频处理器，而是可以应用到其它系统，例如音频处理器等。本发明并不受计数器、时钟乘法器计算器、平均过滤器、频率限制控制器、德耳塔西格马调节器或锁相环路的类型的限制。本发明不受用于实施本文公开内容的集成电路的类型的限制。本发明并不局限于可用来制造本发明的任意特定类型的处理技术，例CMOS、双极或BICMOS。根据本发明的公开的内容可进行各种去除或修改是显而易见的，并且落入所附的权利要求的保护范围内。
权利要求
1.一种集成电路，包括第一模块，被配置成使用基准时钟信号确定输入时钟信号的周期；第二模块，被配置成接收所述确定的周期并生成乘数信号，所述乘数信号载有乘数值；以及第三模块，被配置成将所述基准时钟信号的频率乘以所述乘数信号，以生成输出时钟信号，所述第三模块还被配置成将所述输出时钟信号锁定到所述基准时钟信号。
2.如权利要求1所述的集成电路，还包括第四模块，被配置成从所述乘数信号去除抖动。
3.如权利要求2所述的集成电路，还包括第五模块，被配置成限制所述第四模块生成的信号的频率范围。
4.如权利要求1所述的集成电路，其中，所述输入时钟信号用于对输入帧进行垂直同步。
5.如权利要求4所述的集成电路，其中，所述第一模块是计数器，所述计数器被配置成在其时钟输入端接收所述基准时钟信号，以及在其重置端接收所述输入时钟信号。
6.如权利要求5所述的集成电路，其中，所述第二模块是乘法器模块，并被配置成在其负载端接收所述时钟输入信号，以及接收载有显示帧高度display_height和显示帧宽度display_width信息的信号，其中，所述乘法器模块还被配置成根据下式生成乘数freq_mulfreq_mul＝n*(display_width*display_height)/Refclk_cnt，其中，Refclk_cnt表示由所述计数器确定的所述输入时钟信号的周期，n为大于等于1的整数。
7.如权利要求6所述的集成电路，其中，所述第三模块为小数分频锁相环模块。
8.如权利要求6所述的集成电路，其中，所述小数分频锁相环包括德耳塔西格马调节器。
9.如权利要求2所述的集成电路，其中，所述第四模块为平均过滤器。
10.一种用于将输出时钟信号锁定到输入时钟信号的方法，所述方法包括使用基准时钟信号确定所述输入时钟信号的周期；使用所确定的周期生成载有乘数值的乘数信号；将所述基准时钟信号频率乘以所述乘数信号，以生成所述输出时钟信号；以及将所述输出时钟信号锁定到所述基准时钟信号。
11.如权利要求10所述的方法，还包括从所述乘数信号去除抖动以生成中间信号。
12.如权利要求11所述的方法，还包括限制所述中间信号的频率范围。
13.如权利要求10所述的方法，其中，所述输入时钟信号用于对输入帧进行垂直同步。
14.如权利要求13所述的方法，其中，根据下式的定义生成所述乘数值freq_mulfreq_mul＝n*(display_width*display_height)/Refclk_cnt，其中，Refclk_cnt表示所述输入时钟信号的周期，display_height表示显示帧的高度，display_width表示显示帧的宽度，n为大于等于1的整数。
全文摘要
为了将输出帧率匹配到输入帧率，生成了频率被锁定到基准时钟信号的频率的显示时钟信号。为了生成该显示时钟信号，使用基准时钟信号测量输入垂直同步信号的周期。随后，将输出帧中的像素的个数除以所测量得到的周期。小数分频锁相环(fractional－N phase－locked loop)电路适于将相除的余数乘以基准时钟信号的频率，以生成显示时钟信号。显示时钟信号还被锁定到基准时钟信号。
文档编号H04N7/01GK1998139SQ200580023846
公开日2007年7月11日 申请日期2005年7月15日 优先权日2004年7月16日
发明者雷溢荣, 徐孟瑜 申请人:山林顾问公司