专利名称：基于低端锁相环调节虚拟像素时钟的装置及方法
技术领域：
一般来讲，视频电子标准协会(Video Electronics StandardsAssociation，VESA)的VGA时序信号中最为关键的是行场同步时序信号(Hor/Ver Frequency Timing Signal)，而该行场同步时序信号是基于像素时钟(Pixel Clock)产生的。根据VESA标准，一般像素时钟(Pixel Clock)的频率高达300MHz，将来可能会达到更高的频率。然而市场上常见的锁相环(Phase Locked Loop，PLL)器件的频率只能达到50MHz，因此将无法通过该类PLL器件直接实现频率从30MHz至300MHz可调的像素时钟(Pixel Clock)，从而无法产生所有的行场同步时序信号。如果采用高端锁相环(PLL)器件实现频率为30MHz至300MHz之间的任意调频来产生行场同步时序信号，不仅价格昂贵，而且该类器件都是不常用器件，其电路中可能会存在器件之间不兼容性问题，给电路设计以及电路调试带来许多难题。
关于调整像素时钟的技术曾揭露于2001年01月01日公告的公告号为417080的中国台湾专利，其专利名称为“可自动调整分辨率的显示装置”。该专利揭露了一种显示装置，用于显示一计算机传来的屏幕画面信号，该屏幕画面信号内包含有多个垂直同步信号及水平同步信号，以及多条影像信号，该显示装置所显示的一影像画面是由多条影像信号所构成，该显示装置包含一显示屏，用于显示该影像画面；一显示电路，用于处理该计算机所传来的屏幕画面信号并将其显示于该显示屏上，其包含一锁相环，用于产生可对每一影像信号取样的像素时钟；一第一计数电路，用于计算二垂直同步信号之间具有影像的水平同步信号的数量，即水平线条数；一控制电路，用于依据该第一计数电路所产生的水平线条数来调整该锁相环的输出，以使该显示电路得以依据该锁相环所产生的像素时钟对每一影像信号做适当的取样；以及一第二计数电路，用于计算二水平同步信号间的一具有影像的影像信号出现时，该锁相环所产生的像素时钟数量，即水平取样数，而该控制电路是依据该第一计数电路所产生的水平线条数来决定一相对应的目标取样数，而后再调整该锁相环的输出使该第二计数电路所产生的水平取样数能趋近或达到该目标取样数为止。
然而上述技术仅揭露了在一锁相环的频率范围内对每一影像信号的像素时钟进行取样调整的技术。为了不受锁相环的频率范围限制，需提供一种基于低端锁相环调节虚拟像素时钟的装置及方法，其可直接通过低端的锁相环来产生虚拟像素时钟，实现所有标准VESA的行场同步时序信号。
发明内容本发明的主要目的在于提供一种基于低端锁相环调节虚拟像素时钟的装置，其可直接通过一低端锁相环来产生虚拟像素时钟，实现所有的行场同步时序信号。
本发明的另一目的在于提供一种基于低端锁相环调节虚拟像素时钟的方法，其可直接通过一低端锁相环来产生虚拟像素时钟，实现所有的行场同步时序信号。
为达成上述发明目的，本发明提供一种基于低端锁相环调节虚拟像素时钟的装置，该装置包括一像素时钟发生器，用于产生一频率范围内的像素时钟(Pixel Clock)；一S计数器，用于将所述的像素时钟进行频率分段，其将像素时钟的频率乘以2S来实现频率分段；一N计数器，是一个参考分频计数器，其用于降低上述像素时钟的频率，从而实现像素时钟的频率分频；一M计数器，是一个反馈分频计数器，其用于升高像素时钟的频率，与所述的N计数器共同实现像素时钟的频率分频；一微控制器，用于控制所述的S计数器、N计数器以及M计数器，并分别向该三类计数器输入用于频率运算的参数值；一输入元件，用于用户输入期望输出的像素时钟的频率参数值，该频率参数值暂存于所述的微控制器中，其作为参考像素时钟的频率；一锁相环电路(Phase Locked Loop，PLL)，用于整合通过所述的S计数器、N计数器以及M计数器变频后的像素时钟频率；一行场同步时序信号发生器，用于根据锁相环输出的虚拟像素时钟产生一行场同步时序信号。
本发明还提供一种基于低端锁相环调节虚拟像素时钟的方法，其采用一种频段切换算法来调节一像素时钟来产生虚拟像素时钟，实现所有的行场同步时序信号，该频段切换算法的主要计算公式为Fvco＝Fin*(M/N)/2S，根据该输出的虚拟像素时钟Fvco产生行场同步时序信号，其中Fin为一像素时钟发生器产生的像素时钟的频率，Fvco为通过锁相环电路变频后的像素时钟频率，M、N及S分别是从微控制器输出至一S计数器、一N计数器以及一M计数器的输入值。
上述M及N值的计算方法包括如下步骤(A10)输入一期望像素时钟频率Fpix；(A11)产生像素时钟频率Fin；(A12)计算a＝Fpix/Fin的值；令M-2＝0，N-2＝1，M-1＝1及N-1＝0，所述的M-2，N-2，M-1及N-1分别为计数参数M及N的递推系数；(A13)初始化计数参数i＝0；(A14)作计数参数i＝i+1运算；(A15)求Z＝a的整数部分，以及求a＝1/a的小数部分；(A16)分别作M＝M-1*Z+M-2，N＝N-1*Z+N-2，M-2＝M-1，M-1＝M，N-2＝N-1及N-1＝N运算；(A17)判断是否|((M/N)/a)-1|＜10-5或i＞100；(A18)若为是，则输出M的值至所述的M计数器中，以及输出N的值至所述的N计数器中；以及(A19)若为否，则从作计数参数i＝i+1运算之步骤开始重复上述步骤。
上述S值的计算方法包括如下步骤(A20)初始化计数参数j＝0；(A21)判断是否2j*Fpllmin＜＝Fpix＜＝2j*Fpllmax，即用户所需期望像素时钟的频率Fpix是否在可调节的像素时钟频段范围内，所述的Fpllmin表示锁相环电路中最小频率，所述的Fpllmax表示锁相环电路中最高频率；(A22)若期望像素时钟的频率Fpix不在可调节的像素时钟频段范围内，则作计数参数j＝j+1运算，而后重新判断期望像素时钟的频率Fpix是否在可调节的像素时钟频段范围内；以及(A23)若期望像素时钟的频率Fpix是在可调节的像素时钟频段范围内，则作S＝j运算，并输出S值至所述的S计数器中。
通过实施本发明基于低端锁相环调节虚拟像素时钟的装置及方法，其可不受一般锁相环的频率范围限制，可直接通过低端锁相环来产生虚拟的像素时钟，实现所有标准VESA行场同步时序信号。
图1是本发明基于低端锁相环调节虚拟像素时钟的装置的逻辑方框图。
图2是本发明基于低端锁相环调节虚拟像素时钟的方法中计算M以及N值的方法流程图。
图3是本发明基于低端锁相环调节虚拟像素时钟的方法中计算S值的方法流程图。
图4是实施本发明的一锁相环针对不同计数参数S值所对应的像素时钟的频段图。
具体实施方式如图1所示，是本发明基于低端锁相环调节虚拟像素时钟的装置的逻辑方框图。该装置包括一像素时钟发生器(Pixel ClockGenerator)11、一S计数器12、一N计数器13、一M计数器14、一微控制器(Microprogrammed Control Unit，MCU)15、一锁相环电路(Phase Locked Loop，PLL)16、一行场同步时序信号发生器(Hor/Ver Frequency Timing Signal Generator)17及一输入元件18，该等器件连接关系如本图所示。其中，像素时钟发生器11用于产生频率为30MHz至300MHz之间的像素时钟(Pixel Clock)频率Fin；S计数器12用于将像素时钟进行频率分段，其将像素时钟的频率乘以2S来实现频率分段；N计数器13是一个参考分频计数器，其用于降低像素时钟的频率，从而实现像素时钟的频率分频；M计数器14是一个反馈分频计数器，其用于升高像素时钟的频率，从而与所述的N计数器13共同实现像素时钟的频率分频；微控制器15用于执行相应的程序来控制所述的S计数器12、N计数器13以及M计数器14，并分别向该三类计数器输入用于频率运算的参数值；锁相环电路16用于整合通过三类计数器修改后的像素时钟频率，该锁相环电路16有两个输入端，其一输入端Fref用于接收由N计数器13输出的参考分频，另一输入端Ffb用于接收由M计数器14输出的反馈分频；行场同步时序信号发生器17用于根据由锁相环电路16输出的变频像素时钟Fvco产生一行场同步时序信号；输入元件18用于用户输入期望从锁相环电路16输出的像素时钟频率数值，该频率数值暂存于微控制器15中用作参考像素时钟的频率。
如图2所示，是本发明基于低端锁相环调节虚拟像素时钟的方法中计算M以及N值的方法流程图。本发明采用一种频段切换算法来调节虚拟像素时钟，其主要计算公式为Fvco＝Fin*(M/N)/2S，其中Fin为像素时钟发生器11产生的像素时钟的频率值，Fvco为通过锁相环电路16变频后的像素时钟的频率，M、N及S分别为由微控制器15输出至S计数器12、N计数器13以及M计数器14的输入值。计算M及N值的方法包括如下步骤用户从输入元件18输入一期望像素时钟的频率Fpix，该Fpix的值暂存于微处理器15中，同时像素时钟发生器11产生像素时钟的频率Fin(步骤S21)；微处理器15计算a＝Fpix/Fin的值，其中a为一计数参数(步骤S22)；令M-2＝0，N-2＝1，M-1＝1以及N-1＝0，其中M-2，N-2，M-1以及N-1分别为计数参数M及N的递推系数(步骤S23)；初始化计数参数i＝0(步骤S24)；作计数参数i＝i+1运算(步骤S25)；微处理器15求Z＝a的整数部分，以及求a＝1/a的小数部分(步骤S26)；计算M＝M-1*Z+M-2，N＝N-1*Z+N-2，M-2＝M-1，M-1＝M，N-2＝N-1及N-1＝N的值(步骤S27)；微处理器15判断是否|((M/N)/a)-1|＜10-5或i＞100(步骤S28)；若为是，则微处理器15输出M的值至M计数器14中，以及输出N的值至N计数器13中(步骤S29)；若为否，则返回步骤S25作计数参数i＝i+1运算。
如图3所示，是本发明基于低端锁相环调节虚拟像素时钟的方法中计算S值的方法流程图。由上述频段切换算法中的计算公式Fvco＝Fin*(M/N)/2S中，计算S值的方法包括如下步骤微处理器15初始化计数参数j＝0(步骤S31)；判断是否2j*Fpllmin＜＝Fpix＜＝2j*Fpllmax，即用户所需期望像素时钟的频率Fpix是否在可调节的像素时钟频段范围内，其中Fpllmin表示锁相环电路16的最小频率，Fpllmax表示锁相环电路16的最高频率(步骤S32)；若期望像素时钟的频率Fpix没有在可调节的像素时钟频段范围内，则微处理器15作计数参数j＝j+1运算(步骤S33)，而后转向步骤S32重新判断期望像素时钟的频率Fpix是否在可调节的像素时钟频段范围内；若期望像素时钟的频率Fpix是在可调节的像素时钟频段范围内，则由微处理器15作S＝j运算，并输出S值至S计数器12中(步骤S34)。
以下举一个具体实例来说明如何实现基于低端锁相环调节虚拟像素时钟的方法本发明采用一种频段切换算法来调节虚拟像素时钟，其主要计算公式为Fvco＝Fin*(M/N)/2S，M及N通常为锁相环回路中的M计数器14的值及N计数器13的值。低端锁相环电路16一般可实现频率为20MHz～50MHz范围内的调频，而用户所需期望像素时钟的频率Fpix很容易超出此范围。因此，本发明通过S计数器12、N计数器13以及M计数器14来改变像素时钟的频段。对于一频率为20MHz～50MHz可调的低端锁相环电路16，其针对不同计数参数S值所对应的像素时钟频段如图4所示。在所有标准的VESA中，其定义的信号均为8Bytes宽度，所以所有行场同步参数都可被1、2、4或8(即2S)自然数整除。而该等参数都是通过像素时钟作计数来实现的，所以像素时钟频率与该等行场同步参数同时除以1、2、4或8(即2S)自然数，再作计数后产生的行场同步时序信号保持不变。
例如在分辨率为1280*1024以及刷新率为75MHz的显示模式下，其像素时钟频率为135MHz。当像素时钟发生器11产生的频率Fin＝48MHz条件下，M及N的值分别为16及45，从图4中可以得知像素时钟频率为135MHz落在第2频段范围内(80MHz～200MHz)，即此时S＝2。所以由所相环电路16输出的虚拟像素时钟的频率Fvco＝Fin*(M/N)/2S＝48*(45/16)/22＝33.75MHz，并将该虚拟的像素时钟频率Fvco＝33.75MHz输入行场同步时序信号产生器18中，即可实现像素时钟产生器11产生的像素时钟频率为135MHz对应的行场同步时序信号。
权利要求
1.一种基于低端锁相环调节虚拟像素时钟的装置，其可直接通过一低端锁相环来产生虚拟的像素时钟(Pixel Clock)，实现所有行场同步时序信号，其特征在于，该装置包括一像素时钟发生器，是用于产生一频率范围内的像素时钟；一S计数器，是用于将所述的像素时钟进行频率分段，其将像素时钟的频率乘以2S来实现频率分段；一N计数器，是一参考分频计数器，其用于降低像素时钟的频率，从而实现像素时钟的频率分频；一M计数器，是一反馈分频计数器，其用于升高像素时钟的频率，与所述的N计数器共同实现像素时钟的频率分频；一微控制器，是用于控制所述的S计数器、N计数器以及M计数器，并分别向该三类计数器输入用于频率运算的参数值；一锁相环电路(Phase Locked Loop，PLL)，是用于整合通过所述的S计数器、N计数器以及M计数器变频后的像素时钟频率；一行场同步时序信号发生器，是用于根据锁相环输出的虚拟像素时钟产生一行场同步时序信号。
2.如权利要求1所述的基于低端锁相环调节虚拟像素时钟的装置，其特征在于，还包括一输入元件，是用于用户输入期望输出的像素时钟的频率参数值，该频率参数值暂存于所述的微控制器中，其作为参考像素时钟的频率。
3.如权利要求1所述的基于低端锁相环调节虚拟像素时钟的装置，其特征在于，所述的锁相环电路有两个输入端，一输入端Fref是用于接收由所述的N计数器输出的参考分频，另一输入端Ffb是用于接收由所述的M计数器输出的反馈分频。
4.一种基于低端锁相环调节虚拟像素时钟的方法，其特征在于，采用一种频段切换算法来调节一像素时钟来产生虚拟像素时钟(Pixel Clock)，实现所有的行场同步时序信号，该频段切换算法的计算公式为Fvco＝Fin*(M/N)/2S，根据该输出的虚拟像素时钟Fvco产生行场同步时序信号，其中Fin为一像素时钟发生器产生的像素时钟的频率，Fvco为通过锁相环电路(Phase Locked Loop，PLL)变频后的像素时钟的频率，M、N及S分别为由一微控制器输出至一S计数器、一N计数器以及一M计数器的输入值。
5.如权利要求4所述的基于低端锁相环调节虚拟像素时钟的方法，其特征在于，所述的M及N值的计算方法包括如下步骤输入一期望像素时钟的频率Fpix；产生像素时钟的频率Fin；计算a＝Fpix/Fin的值；令M-2＝0，N-2＝1，M-1＝1及N-1＝0；初始化计数参数i＝0；作计数参数i＝i+1运算；求Z＝a的整数部分，以及求a＝1/a的小数部分；分别作M＝M-1*Z+M-2，N＝N-1*Z+N-2，M-2＝M-1，M-1＝M，N-2＝N-1及N-1＝N运算；判断是否|((M/N)/a)-1|＜10-5或i＞100；若为是，则输出M的值至所述的M计数器中，以及输出N的值至所述的N计数器中；若为否，则从步骤作计数参数i＝i+1运算开始重复上述步骤。
6.如权利要求5所述的基于低端锁相环调节虚拟像素时钟的方法，其特征在于，所述的M-2，N-2，M-1以及N-1分别为计数参数M以及N的递推系数。
7.如权利要求4所述的基于低端锁相环调节虚拟像素时钟的方法，其特征在于，所述的S值的计算方法包括如下步骤初始化计数参数j＝0；判断是否2j*Fpllmin＜＝Fpix＜＝2j*Fpllmax，即所需期望像素时钟的频率Fpix是否在可调节的像素时钟频段范围内；若期望像素时钟的频率Fpix不在可调节的像素时钟频段范围内，则作计数参数j＝j+1运算，而后重新判断期望像素时钟的频率Fpix是否在可调节的像素时钟频段范围内；及若期望像素时钟的频率Fpix是在可调节的像素时钟频段范围内，则作S＝j运算，并输出S值至所述的S计数器中。
8.如权利要求7所述的基于低端锁相环调节虚拟像素时钟的方法，其特征在于，所述的Fpllmin表示锁相环电路中最小频率，所述的Fpllmax表示锁相环电路中最高频率。
全文摘要
一种基于低端锁相环调节虚拟像素时钟的装置及方法，在不受一般锁相环频率范围的限制下，可直接通过低端锁相环产生虚拟像素时钟，实现所有的行场同步时序信号。该基于低端锁相环调节虚拟像素时钟的装置包括一像素时钟发生器，用于产生一像素时钟；一S计数器，用于将像素时钟进行频率分段；一N计数器，用于降低像素时钟频率；一M计数器，用于升高像素时钟频率，其与N计数器共同实现像素时钟的频率分频；一微控制器，用于控制并向上述三类计数器输入频率运算的参数值；一锁相环电路，用于整合经上述三类计数器变频后的像素时钟频率；一行场同步时序信号发生器，用于根据锁相环输出的虚拟像素时钟产生一行场同步时序信号。
文档编号H04N5/12GK1797506SQ200410091959
公开日2006年7月5日 申请日期2004年12月30日 优先权日2004年12月30日
发明者王剑锋, 朱建军, 代良燕 申请人:鸿富锦精密工业(深圳)有限公司, 鸿海精密工业股份有限公司