专利名称：基准时钟采样数字锁相环/锁频环的制作方法
技术领域：
本发明总体涉及ー种锁相环电路，尤其涉及ー种对频率而非相位和误差进行操作的采样数字锁相环。
背景技术：
锁相环(Phase Locked Loop,PU)是众所周知的用于获得稳定的(有时是可变的或可调的)高频输出信号的电路。PLL被广泛用于通信电路，例如，用于产生调制和解调无线电通信信号用的载波频率信号和本地振荡器频率信号的通信电路。PLL将分频后的射频(Radio Frequency, RF)信号与基准时钟进行比较以实现锁相，从而使未分频的RF输出的频率稳定。图7示出传统的模拟PLL的功能框图。鉴频鉴相器(Phase Frequency Detector,PFD) 12将来自精密源14 (例如，晶体振荡器)的基准时钟的相位与来自分频器16的反馈信号的相位进行比较。分频器16将RF输出信号下分频至PLL工作频率。PFD12将基准时钟和分频后的RF信号之间的相位差转换为控制电压电平输出。滤波器18对PFD12的输出进行低通滤波，且将控制电压输入到压控振荡器(Voltage Controlled Oscillator, VC0) 19,VCO19响应于控制电压电平而改变RF输出信号的频率。最近，数字PLL(Digital PLL, DPLL)架构已经发展，其中，以量化方式测量相位差且将该相位差转换为用于数控振荡器(Digitally Controlled Oscillator,DC0)的数字控制码。在相位域的PLL中，需要实质的模拟电路来达到足够精细的相位分辨率以满足相位噪声需求。一种这样的电路是时间数字转换器(Time-to-Digital Converter, TDC)。TDC是用于将包括脉冲(或状态转换边缘)的信号转换成其时间指标的数字表示的设备。也就是说，TDC输出周期信号的各个脉冲或边缘的到达时间。现有的相位域的DPLL具有许多缺陷。相位域中的控制參数的准确表示需要无限大的动态范围(这是因为相位总是増大)。实际的实现通常需要N*2 的覆盖范围和大型累加器。计算时钟必须为基准时钟的重定时版本。这些时钟相对于彼此是异步的，这会导致亚稳态问题。因为DCO需要频率控制码，所以必须将相位转换为频率。TDC是模拟模块，且通常具有模拟减损(诸如不匹配)；TDC通常需要大的区域且还可吸引大量电流。最后，TDC需要模拟设计知识且在整个半导体エ艺生产中不是很便携(例如，65nm、40nm和32nm的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)节点)。
发明内容
根据本文中所描述的ー个或多个实施方式，数字锁相环(DPLL)运行在频域中。通过利用(更高频率的)DCO时钟进行采样来确定基准频率时钟信号的周期(因此频率)。将该周期与表示所需频率的周期进行比较，且在环路滤波器中对频率误差信号求积分，并将积分后的频率误差信号作为DCO的控制输入。为了防止因频率确定和比较操作中的量化误差的累积而产生的杂散发射，在采样之前使基准频率时钟信号的状态转换边缘的到达时间随机化。边缘随机化控制信号优选地具有三角概率密度函数，且其频谱具有在DPLL的环路带宽之外的最大量的能量，因此，利用环路滤波器过滤掉因量化误差的累积所引起的杂散发射。一个实施方式涉及ー种频域数字锁相环(DPLL)。该DPLL包括数控振荡器(DCO)，该DCO用于响应于所应用的数字控制输入而产生具有ー频率的时钟信号。该DPLL还包括延迟调制电路，该延迟调制电路用于接收基准频率时钟信号且使基准频率时钟信号的状态转换边缘的定时随机化，从而产生具有与基准频率时钟信号相同的长期频率的随机化的基准频率时钟信号。该DPLL还包括采样电路，该采样电路用于以DCO时钟信号的频率对随机化的基准频率时钟信号进行采样且确定随机化的基准频率时钟信号的周期。该DPLL还包括比较器，该比较器用于比较所确定的随机化的基准频率时钟信号的周期和表示所需频率的周期的频率控制字，并产生频率误差信号。最后，该DPLL包括环路滤波器，该环路滤波器用于对频率误差信号求积分且产生数字控制输入，该数字控制输入用于驱动DCO产生处于所需频率的输出信号。另ー实施方式涉及ー种运行频域DPLL的方法。使基准频率时钟信号的状态转换边缘的定时随机化。确定随机化的基准频率时钟信号的频率。将所确定的随机化的基准频率时钟信号的频率与所需频率进行比较，以产生频率误差。利用频率误差控制DC0，以驱动DCO输出所需频率。使基准频率时钟信号的状态转换边缘的定时随机化避免了确定基准频率的过程中量化误差的累积，量化误差的累积将导致DPLL输出中的杂散发射。
图1是根据本发明的实施方式的采样DPLL架构的功能框图；图2是图1的采样电路的功能框图；图3是模拟采样单元架构的功能框图；图4是延迟调制电路的概念性的功能电路图；图5是高频振动信号的频谱的曲线图；图6是运行DPLL的方法的流程图；以及图7是现有的模拟PLL的功能框图。
具体实施例方式图1示出根据本发明的实施方式的采样数字锁相环(DPLL)架构20。DPLL20包括数控振荡器(DCO) 22、采样电路26 (在图2中更详细地描述)、基准时钟fKEF34、周期计数电路44、差分电路32和环路滤波器52。例如，DPLL20的输出信号21的频率fQUT是DC022的输出信号24的频率fDeQ的一半(fDro在时钟分频电路23中被分频)。DPLL20利用DCO时钟fDC0对基准时钟fKEF进行采样。DPLL20在概念上是控制DC022的频域PLL。对频率而非相位进行所有的计算。更详细地，DC022在频率fDro处产生输出的DCO时钟24。DCO时钟fDro24是给采样电路26的采样时钟，采样电路26对具有频率的随机化的基准时钟信号32进行采样。基准时钟信号34来自基准时钟源36，例如晶体振荡器。可变延迟电路39在接收到来自高频振动电机40的延迟调制信号41时，按照ー种方式将基准时钟信号34的转换边缘随机化，在本文中将更详细地描述这种方式。在较长时期内，んび=/] ^;仅将转换边缘随机化。图2示出采样电路26的实施方式，该采样电路26如上述并入的共同未决的专利申请中所述。简要地说，采样电路26包括多级串联的采样单元28。每个后ー级包括的采样単元的数量是并行排布的前一级的采样单元28的数量的两倍。此外，采样时钟24在每ー级处都被分频器30分频为二分之一。因此，将每个后一级的时钟控制在前一级的采样频率的一半处。检测电路31处理最后ー级米样单兀28的输出。图3示出采样单元28的功能框图。每个采样单元28包括串联的钟控反相器29的两条并行的支路。每个钟控反相器用于在所应用的采样时钟信号的一个相位期间驱动其具有与其输入端处相反的状态的输出，并且用于在采样时钟的另ー相位期间提供其高阻抗输出或三态输出。利用平衡的采样时钟信号的相反分量钟控每个下ー级钟控反相器29(即，应用于相邻的钟控反相器29的时钟信号具有180°的相位差)。如图3所示，当串联时且时钟相位交替变化时，每个钟控反相器用作为具有増益的采样保持电路，其中，保持电容是下一级反相器的输入电容。可替选地，当串联时且时钟相位交替变化时，钟控反相器29可以被看作为具有反相输 出的透明锁存器，如图2中的L所示。如上述所引用的共同未决专利申请中详细地描述，串联的钟控反相器结构对所应用的输入信号的状态进行采样，在上支路或“偶”支路和下支路或“奇”支路上交替地输出样本，每个样本处于采样时钟24的频率的一半处。采样单元28以节能方式运行，几乎没有亚稳态危险(由于在钟控反相器29中不存在任何反馈存储机制或再生増益)。再次參照图1和图2，采样电路26用于使用频率为fDC0的DCO时钟24作为采样时钟来对频率为的输入的随机化的基准时钟信号32的状态进行采样。在无线收发器中，通常将DC022的频率选择为所需的本地振荡器(Local Oscillator, L0)的频率的两倍，即2倍的过采样(因为2*L0便于产生用于混频器的正交信号)。因此，利用0.5*TDa)的分辨率对随机化的基准时钟32进行采样。在采样电路26中的每个下一级采样単元28处，样本输出的数目加倍而频率减半。检测电路31处理最后ー级采样单元28的输出。在ー实施方式中，检测电路31对并行的样本进行逻辑或运算以检测逻辑-1，其表示输入的随机化的基准时钟32的正边缘或正的状态转换。还输出下分频的采样时钟24作为用于DPLL20中的数字电路的通用时钟。周期计数电路44对连续的逻辑-1样本的数目进行计数，且输出n位的数字值，该数字值表示在半个DCO周期的倍数中的随机化的基准时钟/ h, 32的周期。将该周期(即，随机化的基准时钟趴32的频率)与在差分电路50处所需的周期计数相比较，该周期计数表示预定的频率控制字48。在环路滤波器52中对频率误差求积分，环路滤波器52将DC022驱动至所需的频率(和相位)。由于频率控制字48可以是分数，因此可以编程任何频率。因此，采样DPLL的输出不限于整倍数的基准频率。虽然在概念上频域的DPLL20非常简单，但是在现实中，对于ー些频率控制字值，可能会出现因同样的截断误差的(无休止的)重复而引起的极限循环。这会造成DPLL20的输出频谱中的杂散发射，这在无线传输系统中应当被避免。在不做调整的情况下，将利用基准时钟fKEF34的周期估计的量化误差(即，周期计数量化误差)来确定DPLL20的带内相位噪声。可以利用如下公式计算所产生的带内相位
噪声:
权利要求
1.一种频域数字锁相环DPLL，包括: 数控振荡器DCO，所述DCO用于响应于所应用的数字控制输入而产生具有ー频率的时钟信号； 延迟调制电路，所述延迟调制电路用于接收基准频率时钟信号且使所述基准频率时钟信号中的状态转换边缘的定时随机化，从而产生具有相同的长期频率的随机化的基准频率时钟信号； 采样电路，所述采样电路用于以所述DCO的时钟信号频率对所述随机化的基准频率时钟信号进行采样； 周期确定电路，所述周期确定电路用于确定所述随机化的基准频率时钟信号的周期；比较器，所述比较器用于比较所确定的所述随机化的基准频率时钟信号的周期和表示所需频率的周期的频率控制字，并产生频率误差信号；以及 环路滤波器，所述环路滤波器用于对所述频率误差信号求积分且产生数字控制输入，所述数字控制输入用于驱动所述DCO产生处于所述所需频率的输出信号。
2.根据权利要求1所述的DPLL，还包括基准频率时钟源，所述基准频率时钟源用于产生所述基准频率时钟信号。
3.根据权利要求1所述的DPLL，还包括高频振动电路，所述高频振动电路用于控制所述延迟调制电路以使所述基准频率时钟信号中的状态转换边缘的定时随机化。
4.根据权利要求3所述的DPLL，其中，所述高频振动电路包括: 伪随机ニ进制序列PRBS发生器，所述PRBS发生器用于产生PRBS ;以及 高通滤波器，所述高通滤波 器用于滤波所述PRBS ； 其中，所述高频振动电路用于输出高通滤波后的PRBS作为控制所述延迟调制电路的控制信号。
5.根据权利要求4所述的DPLL，其中，所述高通滤波后的PRBS展示出三角概率密度函数。
6.根据权利要求4所述的DPLL，其中，所述延迟调制电路包括多个串联的可编程的延迟元件，每个可编程的延迟元件用于响应于所述控制信号而可选择地将传送的输入信号延迟预定量。
7.根据权利要求3所述的DPLL，其中，所述高频振动电路的输出的频谱的能量基本上在DPLL (20)的环路带宽之外。
8.根据权利要求1所述的DPLL，其中，所述采样电路包括: 多级串联的采样单元，其中，每个后ー级包括的采样单元的数量是并行排布的前ー级的采样单元的数量的两倍； 多个时钟分频器，所述多个时钟分频器用于在每一级串联的采样单元处将采样时钟分频为二分之一；以及 检测电路，所述检测电路用于通过处理最后一级采样単元的输出来检测ー个或多个随机化的基准频率时钟信号状态转换边缘。
9.根据权利要求8所述的DPLL，其中，每个采样单元用于在两条包括串联的钟控反相器的并行支路中的每条支路上将所述随机化的基准频率时钟信号的样本多路分用，且其中，每条支路上的所述钟控反相器由所述采样时钟和反相的采样时钟交替地钟控。
10.ー种运行频域数字锁相环DPLL的方法,包括: 使基准频率时钟信号的状态转换边缘的定时随机化； 确定随机化的基准频率时钟信号的频率； 将所确定的所述随机化的基准频率时钟信号的频率与所需频率进行比较，以产生频率误差；以及 利用所述频率误差控制数控振荡器DCO，以驱动所述DCO输出所述所需频率。
11.根据权利要求10所述的方法，还包括:在控制所述DCO之前，在环路滤波器中对所述频率误差求积分。
12.根据权利要求10所述的方法，其中，使基准频率时钟信号的状态转换边缘的定时随机化包括:利用具有三角概率密度函数的控制信号控制延迟调制器。
13.根据权利要求10所述的方法，其中，使基准频率时钟信号的状态转换边缘的定时随机化包括:利用控制信号控制延迟调制器，所述控制信号的频谱包含所述DPLL的环路带宽之外的大量能量。
14.根据权利要求13所述的方法，还包括:通过对伪随机ニ进制序列进行高通滤波来产生所述控制信号。
15.根据权利要求13所述的方法，其中，利用控制信号控制延迟调制器包括:响应于所述控制信号而在所述延迟调制器的ー个或多个连续级处可选择地延迟所述基准频率时钟 信号。
16.根据权利要求15所述的方法，其中，所述控制信号包括多位数字值，每位数字值对应于所述延迟调制器的ー级，且其中，每位数字值用于使所述延迟调制器在对应级处可选择地将信号延迟预定量。
全文摘要
一种数字锁相环(DPLL)运行在频域中。通过利用(更高频率的)数控振荡器(DCO)时钟进行采样来确定基准频率时钟信号的周期(因此频率)。将该周期与表示所需频率的周期进行比较，且在环路滤波器中对频率误差信号求积分，并将积分后的频率误差信号作为DCO的控制输入。为了防止因频率确定和比较操作中的量化误差的累积而产生的杂散发射，在采样之前使基准频率时钟信号的状态转换边缘的到达时间随机化。边缘随机化控制信号优选地具有三角概率密度函数，且其频谱具有在DPLL的环路带宽之外的最大量的能量，因此，利用环路滤波器过滤掉因量化误差的累积所引起的杂散发射。
文档编号H03L7/099GK103141030SQ201180047465
公开日2013年6月5日 申请日期2011年9月28日 优先权日2010年9月30日
发明者保罗·马特曼, 约翰内斯·佩特鲁斯·安东尼厄斯·弗兰巴赫 申请人:意法爱立信有限公司