时钟无缝切换系统的制作方法

文档序号:7537916阅读:434来源:国知局
专利名称:时钟无缝切换系统的制作方法
技术领域
本技术主要应用于可靠性要求极高的时间频率系统之中,如电信通信系统和现代卫星定位与导航系统中,都有非常广泛且重要的应用。
背景技术
在电信通信系统以及现代卫星定位与导航系统中,整个系统的频率基准源是系统运行的根本,需要确保持续工作、稳定可靠。因此这类系统中通常都有多个时钟基准:主时钟和备份时钟。在主时钟出现故障时,需要迅速甚至无缝地切换到备份时钟上,最大程度地保证系统不受到主时钟故障的影响。稳定可靠的时钟基准源是现代许多大型电子系统持续、可靠运行的关键之一。然而任何电子产品都是有一定故障率的,时钟基准源也不例外,时钟基准的故障直接影响到整个系统的正常工作。为了尽量减小时钟基准故障对整个系统运行的影响,在这些系统中,通常除了主时钟基准外,还特意增加备份时钟基准。当主时钟基准发生故障时,以最快的速度切换到备份时钟上,保障系统的继续运行。由此产生了时钟切换技术。时钟基准信号通常为正弦交流模拟信号,传统的切换技术多是直接基于模拟正弦信号的切换方法。对所有实际的切换器件,都有一定的切换时间(Switch Time),切换时间由闭合时间(Turn-On Time)和关断时间(Turn-Off Time)构成。由于关断时间通常要比闭合时间短,即实际切换器件的切换动态特性通常都是先关断,经过一个小的时间间隔(通常称为“切换死区”)后,才闭合。因此最终切换输出的信号并不连续,会有一个较小时间间隔的中断,因此产生了畸变。如图2所示,采用传统的直接切换方法,对相位并未对齐的主时钟和备份时钟切换时,输出的时钟基准信号波形不仅产生了畸变,而且切换前后的相位也发生了变化,在切换前,输出相位与主时钟一致,切换后,输出相位与备份时钟一致。传统切换方法也有先调整相位使之对齐,再进行切换的,如图3所示,虽然这种方法保证了输出时钟信号的相位不变,但切换输出仍产生了畸变。在现代卫星定位与导航系统的应用中,频率基准信号即使有这样短时间的畸变或者相位变化,都会造成设备通信的误码和失锁。因此传统的时钟切换方法显然难以满足这样的应用要求。

发明内容
本发明的技术解决问题:克服传统直接切换方法中,实际切换器件在切换期间的动态特性,造成的切换输出信号波形畸变的问题,以及切换前后输出信号相位发生变化的问题,提供一种时钟无缝切换系统。本发明的技术解决方案:时钟无缝切换系统,包括高精度移相电路、参考时钟电路、FPGA电路、积分式模拟延展电路、异步串行通信电路、参数存储电路和主时钟输出电路;所述的高精度移相电路包括主、备两路信号调理与变换电路和DDS精密调相电路;每路信号调理与变换电路对外部输入的时钟基准进行调理变换成差分时钟信号,差分时钟信号作为该路DDS精密调相电路的参考时钟,DDS精密调相电路在FPGA电路的控制下生成相位可精密调整的标准CMOS电平的时钟信号给FPGA电路;参考时钟电路:将外部输入的参考时钟信号转变为标准CMOS电平的时钟信号输出至FPGA电路;FPGA电路:根据接收的主时钟信号和参考时钟信号生成一路相位差脉冲,根据备时钟信号和参考时钟信号生成另一路相位差脉冲;并将生成的两路相位差脉冲发送至积分式模拟延展电路;接收积分式模拟延展电路返回的两路积分脉冲并分别计数测量,记为h、t2,当tpt2相等且从上位计算机接收到主备时钟切换指令时,进行主备时钟切换,输出方波时钟信号至主时钟输出电路;否则根据tpt2得到主备时钟信号之间的相位差,并根据相位差生成相位调整指令,控制备份通路中的DDS精密调相电路进行相位调整;积分式模拟延展电路:在一个相位差脉冲时间间隔内,对积分电容进行充电,在相位差脉冲结束后,积分电容进行放电,积分电容的充电和放电过程形成积分电压,并将积分电压比较整形成标准CMOS电平的积分脉冲,并将该积分脉冲发送至FPGA电路;异步串行通信电路JfFPGA电路和上位计算机串口相连,用于与上位计算机通信,实时上报输入信号的状态、当前主时钟设置参数以及当前主备时钟之间的相位差;同时接收上位计算机发出的主备时钟切换指令;参数存储电路:与FGAP电路相连接,用于存储延迟修正参数和主时钟设置参数;主时钟输出电路:将FPGA电路送至的方波时钟信号进行放大和滤波,变换成正弦交流时钟信号。所述的积分式模拟延展电路包括高速开关器、JFET积分延展器、高速比较器、充电参考电平电路和放电参考电平电路;高速开关器根据输入的相位差脉冲,控制充电参考电平电路在内插脉冲时间间隔内对JFET积分延展器中的积分电容进行充电,在内插脉冲结束后,由积分电容对放电参考电平电路进行放电,积分电容的充电和放电过程形成积分电压输出给高速比较器;高速比较器将积分电压比较整形成标准CMOS电平的积分脉冲送至FPGA电路。所述放电与充电的时间常数比至少1000。所述的两路相位差脉冲的生成分别为:在主时钟信号和参考时钟的相同沿之间形成一个相位差脉冲;在备时钟信号和参考时钟的相同沿之间形成另一路相位差脉冲。所述的相位差脉冲宽度大于Ttl, T0为参考时钟的一个周期。所述的相位差脉冲宽度工程上Ttl 2T。。所述的积分电容工程上一般选取100pF-lnF。本发明的原理:要做到对频率基准信号的真正无缝切换,首先应解决切换时间问题,由于任何实际切换器件都存在“切换死区”。对数字切换器件来说,“切换死区”时间内切换器件输出为低电平。因此最适合无缝切换的方法是采用数字切换的方法,本发明综合运用相位精密测量技术和高精度移相技术,先使主、备时钟之间的相位对齐,再通过数字切换技术,在时钟的下降沿(低电平期间)进行主、备时钟切换,避免了切换时间对输出主时钟波形产生的影响,最终实现了真正意义上的无缝切换。本发明所述的数字无缝切换技术的原理如所图4所示:对输入的模拟正弦主时钟信号与备份时钟信号进行高速比较,变换为数字的方波主时钟信号和备份时钟信号,通过FPGA电路进行比相和测相,并根据相位测量结果,调整高精度移相电路输出信号的相位,使之对齐,FPGA芯片内部逻辑模块无缝切换器在时钟下降沿进行主、备切换,这样,由于时钟下降沿之后,是半个周期的低电平时间,而数字切换器件的“切换死区”时间内(通常远小于时钟的半个周期时间)也将输出低电平,因此切换过程对输出波形不产生任何影响,切换输出的方波信号与主时钟信号或备份时钟信号的波形完全一样。由于数字的方波信号并不适合频率基准的远距离传输,因此需要将切换输出的方波信号经过放大和低相位噪声的有源滤波,使最终输出主时钟信号变换为单频的正弦交流信号。本发明与其他切换技术相比的优点在于:(I)综合使用精密相位测量技术、高精度移相技术和数字切换技术,先将主、备时钟间相位对齐,再在时钟的低电平期间进行数字切换,实现了主、备时钟之间的无缝切换,完全消除了器件切换时间对输出时钟信号波形和相位的影响。(2)采用了高性能的运算放大器件,对数字切换输出的方波信号进行低噪声放大和高阶、低相位噪声的有源滤波,使最终输出的频率基准为正弦交流信号,可远距离传输应用。


图1为本发明的总体原理框图;图2为本发明的传统模拟直接切换方法示意图;图3为本发明的传统先调相再切换方法示意图;图4为本发明的数字无缝切换方法示意图;图5为本发明的信号调理与变换电路图;图6为本发明的DDS精细相位调整电路图;图7为本发明的参考时钟电路图;图8为本发明的FPGA电路图;图9为本发明的积分式模拟延展电路图;图10为本发明的主时钟输出电路图;图11为本发明的异步串行通信电路图;图12为本发明的FPGA程序流程图。
具体实施例方式下面结合附图及实例对本发明做详细说明,具体如下:如图1所示,本发明的硬件电路主要由高精度移相电路1、参考时钟电路2、FPGA电路3、积分式模拟延展电路4、串口通信电路5、参数存储电路6以及主时钟输出电路7组成。
一、高精度移相电路I如图1所示,高精度移相电路具体包含信号调理与变换电路11和DDS精密调相电路12。信号调理与变换电路11将外部输入的主、备时钟经过调理和变换后,为DDS精密调相电路提供差分时钟信号。DDS精密调相电路12在FPGA电路3的控制下生成相位可精密调整的标准CMOS电平的时钟信号给FPGA电路3。其中输入的主时钟信号有且只有一路,备份时钟信号至少一路。在图1的不例中,输入的时钟信号共有一路主时钟A和两路备份时钟 B、C。如图5所示,为输入主时钟信号A的调理与变换电路原理图,备份时钟B、C的调理与变换电路与之相同。调理与变换电路具体包括有电阻匹配/衰减电路、交流/直流耦合电路和单端信号到差分信号转换电路。输入时钟信号的阻抗匹配与衰减采用的是Π型电阻网络。输入信号的耦合方式可选择交流耦合方式或者直流耦合方式。单端信号到差分信号转换电路采用差分接收器芯片MC100LVEL16(图中D7),该器件输出低共模噪声的差分时钟信号最终送至该通路的DDS精密调相电路12。如图6所示,为输入主时钟信号A的DDS精密调相电路原理图,备份时钟B、C的DDS精密调相电路与之相同。DDS精密调相电路12以差分时钟为参考时钟,在FPGA电路3的控制下生成相位可精密调整的标准CMOS电平的时钟信号,送至FPGA电路3中的比相器311。DDS器件采用ADI公司的AD9852 (图中D3),它具备14位相位调整精度,具有很小的抖动和很低的相位噪声,并在片内集成有高速比较器。二、参考时钟电路2如图1所示,参考时钟电路2与外部输入的参考时钟信号相连,将外部输入的参考时钟信号转变成CMOS标准电平的时钟信号,送至FPGA电路3,为其中的比相器311和测相器312提供参考时钟。如图7所示,参考时钟电路2具体包括电阻匹配/衰减电路、交流/直流耦合电路和高速比较器电路。输入信号的阻抗匹配与衰减采用的是Π型电阻网络。输入信号的耦合方式可选择交流耦合方式或者直流耦合方式。高速比较电路所采用的核心器件为MAX961超高速比较器。三、FPGA电路 3如图1所示,FPGA电路3具体包括FPGA芯片31和FPGA配置芯片32。其中FPGA芯片31是作为主要控制逻辑、比相、测相、调相、无缝切换、异步串行通信以及参数存储的核心处理器。FPGA芯片31内部逻辑程序主要分为以下几个部分:比相器311、测相器312、调相器313、无缝切换器314、异步串行通信逻辑315以及参数存取逻辑316。主要功能匕相器311根据接收的主时钟信号和参考时钟信号生成一路相位差脉冲,根据备份时钟信号和参考时钟信号生成另一路相位差脉冲(当备份时钟信号有两路时,则每路备份时钟信号都需要与参考时钟信号生成一路相位差脉冲);并将生成的几路相位差脉冲(以两路备份时钟信号为例,共生成三路相位差脉冲)发送至积分式模拟延展电路4 ;测相器312接收积分式模拟延展电路4返回的三路积分脉冲并分别计数测量,测量结果记为t2、t3并发送至调相器33,调相器313判断tpt2相等且从上位计算机接收到主备时钟切换指令时,通知无缝切换器314进行主备时钟切换(即切换至t2对应的备份时钟信号),输出方波时钟信号至主时钟输出电路7 ;当tpt2不相等时,调相器313根据tpt2得到主备时钟信号的相位差,并根据相位差生成相位调整指令,控制备份通路中的DDS精密调相电路进行相位调整。调相器313针对t3的判断及处理同上,达到t3对应的备份时钟信号能够与主时钟信号无缝切换的目的。如图8所示,是FPGA电路原理图。FPGA电路中的电源模块使用的是TI公司的PTH04070WAD (图中的 N1、N2)。FPGA 芯片 Dl 采用 Cyclone II 系列 EP2C20F256I8,它具有大容量逻辑单元、低成本的优势;配置芯片D2采用EPCS4I8。FPGA程序的流程图如图12所示。电路上电初始化后,首先会检测输入时钟的在线状态。若三路时钟输入均无时钟信号,则产生报警信号,通过LED指示灯直观显示,并通过串口通信将时钟在线状态上传给上位计算机。否则向EEPROM读取有关的初始化参数,例如包括主钟设置参数、延迟修正参数,接着对主钟输出进行设置,并对测量进行初始化校准。设置与初始化校准完成后,开始实时测量输入时钟之间的相位差,若输入时钟相位不一致,则输出相位调整命令,直至相位对齐,并在接收到上位计算机发送的主备时钟切换指令时,进行主备时钟无缝切换。在上电初始化后,串口通信逻辑模块的串口接收缓冲FIFO不断接收上位计算机发送的数据,并进行帧同步检测和命令参数译码,将收到的命令与参数分发到相应的逻辑模块。同时串口通信的发送链路将主备时钟间相位差测量结果、输入时钟状态、当前主钟设置参数信息,打包形成发送帧,送入串口发送缓冲FIFO,通过串口电路上传给上位计算机。四、积分式模拟延展电路4积分式模拟延展电路4主要功能:在一个内插脉冲时间间隔内,对积分电容进行充电,在内插脉冲结束后,积分电容进行放电,积分电容的充电和放电过程形成积分电压,将积分电压比较整形成标准CMOS电平的积分脉冲,并将该积分脉冲送至FPGA电路3 ;积分式模拟延展电路4包括高速开关器41、JFET积分延展器42、高速比较器43、充电参考电平电路44和放电参考电平电路45 ;高速开关器41根据输入的内插脉冲,控制充电参考电平电路44在内插脉冲时间间隔内对JFET积分延展器42中的积分电容进行充电,在内插脉冲结束后,由积分电容对放电参考电平电路45进行放电,积分电容的充电和放电过程形成积分电压输出给高速比较器43 ;高速比较器43将积分电压比较整形成标准CMOS电平的积分脉冲送至FPGA电路3。如图9所示,积分式模拟延展电路4的核心器件包括参考电平芯片LM336,高速开关器MAX4614,JFET运算放大器TLE2072I以及高速比较器MAX9142。积分式模拟延展电路4中的5V参考电平电路由LM336_5(图中D16)芯片生成,用于JFET积分延展器32的充电过程;-2.5V参考电平电路由LM336-2.5(图中D20)芯片生成,用于JFET积分延展器32的放电过程。充电电阻(图中R214和R215)和放电电阻(图中R230和R231),宜选用高频性能好、温度系数性能优良,精度较高的电阻。充电电阻阻值与放电电阻阻值的比值不大于I: 1000,例如,充电电阻阻值设计为Ik欧姆,放电电阻阻值设计为IM欧姆。高速开关器41控制着对JFET积分延展器42的充电和放电过程,在内插脉冲时间间隔内,高速模拟开关导通,5V参考电平对JFET积分延展器中的积分电容(图中的C148和C149)进行充电;相位差脉冲结束后,高速模拟开关关闭,积分电容对-2.5V参考电平进行放电。高速开关器41选用美信公司的MAX4614,其特点是四通道、开关速度快、导通电阻非常小,关闭漏电流也非常小。JFET积分延展器42是积分式模拟延展电路的核心,JFET运算放大器选用TI公司的TLE2072I,其最大特点是输入阻抗非常高,因此在积分电容充电和放电过程中的泄漏电流就非常小,因泄漏电流造成的测量误差也就非常小。单片TLE2072I可以同时可以满足两路内插脉冲的积分延展测量。积分电容(图中的C148和C149)要选用温度系数性能优良、低介质损耗、容值稳定性高和绝缘电阻高的I类瓷电容器。容值大小的选取是综合考虑JFET运算放大器供电电压和测量时间间隔内达到的积分电压,图中电路设计选取的容值为IOOpF,工程上一般选取 100pF-1nF。高速比较器43将JFET积分延展器42输出的积分电压转换为CMOS电平的积分脉冲,输出给FPGA电路3进行测量。本发明采用的高速比较器43是美信公司的MAX9142,它具有高速、低功耗、双通道、单电源供电等特点。五、串口通信电路5、参数存储电路6异步串行通信电路5:将FPGA电路3和上位计算机串口相连,用于与上位计算机通信,实时上报输入信号的状态、主时钟设置参数以及主备时钟间相位差测量结果;参数存储电路6 :与FGAP电路3相连接,由一片串行接口 EEPROM存储器构成,用于存储延迟修正参数。如图11所示,异步串行通信电路5的主要功能是电平转换,将FPGA芯片输出的CMOS电平的通用异步串行通信总线信号,转换为标准RS232信号,这样可直接与计算机串口连接通信。串口通信电路采用的核心器件为美信公司的MAX3232ESE,是一款低功耗、双通道的标准RS-232收发器。六、主时钟输出电路7主时钟输出电路7将FPGA电路送至的方波时钟信号经过放大、滤波,变换成正弦交流时钟信号。如图10所示,是主时钟输出电路原理图。FPGA电路3输出的方波主时钟信号经过了运算放大器放大和六阶滤波,最终将方波转变为交流正弦波输出。电路所采用的核心器为AD公司的ADA4899-1(图中D50,D51和D52)。图中SMA插座(图中X19)为最终的正弦交流主时钟信号的对外输出端。本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。
权利要求
1.时钟无缝切换系统,其特征在于包括:高精度移相电路(I)、参考时钟电路(2)、FPGA电路(3)、积分式模拟延展电路(4)、异步串行通信电路(5)、参数存储电路(6)和主时钟输出电路(7); 所述的高精度移相电路(I)包括主、备两路信号调理与变换电路和DDS精密调相电路;每路信号调理与变换电路对外部输入的时钟基准进行调理变换成差分时钟信号,差分时钟信号作为该路DDS精密调相电路的参考时钟,DDS精密调相电路在FPGA电路(3)的控制下生成相位可精密调整的标准CMOS电平的时钟信号给FPGA电路(3); 参考时钟电路(2):将外部输入的参考时钟信号转变为标准CMOS电平的时钟信号输出至FPGA电路(3); FPGA电路(3):根据接收的主时钟信号和参考时钟信号生成一路相位差脉冲,根据备时钟信号和参考时钟信号生成另一路相位差脉冲;并将生成的两路相位差脉冲发送至积分式模拟延展电路(4);接收积分式模拟延展电路(4)返回的两路积分脉冲并分别计数测量,记为tp t2,当tp t2相等且从上位计算机接收到主备时钟切换指令时,进行主备时钟切换,输出方波时钟信号至主时钟输出电路(7);否则根据&得到主备时钟信号之间的相位差,并根据相位差生成相位调整指令,控制备份通路中的DDS精密调相电路进行相位调整; 积分式模拟延展电路(4):在一个相位差脉冲时间间隔内,对积分电容进行充电,在相位差脉冲结束后,积分电容进行放电,积分电容的充电和放电过程形成积分电压,并将积分电压比较整形成标准CMOS电平的积分脉冲,并将该积分脉冲发送至FPGA电路(3); 异步串行通信电路(5):将FPGA电路(3)和上位计算机串口相连,用于与上位计算机通信,实时上报输入信号的状态、当前主时钟设置参数以及当前主备时钟之间的相位差;同时接收上位计算机发出的主备时钟切换指令; 参数存储电路出):与FGAP电路(3)相连接,用于存储延迟修正参数和主时钟设置参数;` 主时钟输出电路(7) ^fFPGA电路送至的的方波时钟信号进行放大和滤波,变换成正弦交流时钟信号。
2.根据权利要求1所述的时钟无缝切换系统,其特征在于:所述的积分式模拟延展电路(4)包括高速开关器(41)、JFET积分延展器(42)、高速比较器(43)、充电参考电平电路(44)和放电参考电平电路(45); 高速开关器(41)根据输入的相位差脉冲,控制充电参考电平电路(44)在内插脉冲时间间隔内对JFET积分延展器(42)中的积分电容进行充电,在内插脉冲结束后,由积分电容对放电参考电平电路(45)进行放电,积分电容的充电和放电过程形成积分电压输出给高速比较器(43);高速比较器(43)将积分电压比较整形成标准CMOS电平的积分脉冲送至FPGA 电路(3)。
3.根据权利要求2所述的时钟无缝切换系统,其特征在于:所述放电与充电的时间常数比至少1000。
4.根据权利要求1所述的时钟无缝切换系统,其特征在于:所述的两路相位差脉冲的生成分别为:在主时钟信号和参考时钟的相同沿之间形成一个相位差脉冲;在备时钟信号和参考时钟的相同沿之间形成另一路相位差脉冲。
5.根据权利要求1或4所述的时钟无缝切换系统,其特征在于:所述的相位差脉冲宽度大于Ttl, T0为参考时钟的一个周期。
6.根据权利要求5所述的时钟无缝切换系统,其特征在于:所述的相位差脉冲宽度工程上Ttl 2T。。
7.根据权利要求1或2所述的时钟无缝切换系统,其特征在于:所述的积分电容工程上一般选取10 0pF-lnF。
全文摘要
时钟无缝切换系统,包括高精度移相电路(1)、参考时钟电路(2)、FPGA电路(3)、积分式模拟延展电路(4)、异步串行通信电路(5)、参数存储电路(6)和主时钟输出电路(7)。由于系统时钟基准信号通常为正弦信号,在传统的时钟切换技术中,受限于切换时间,切换输出信号时会出现“死区”,导致输出时钟信号畸变,进而影响后级系统的正常工作。本技术综合使用高精度移相技术、精密相位测量技术和数字无缝切换技术,通过精密测相和高精度移相使主、备时钟之间的相位对齐,再通过数字切换技术实现时钟之间的无缝切换,避免了切换的过程对输出主时钟信号产生畸变的影响,从而有效地提高了时间频率系统的可靠性。
文档编号H03K19/00GK103107798SQ20121059377
公开日2013年5月15日 申请日期2012年12月26日 优先权日2012年12月26日
发明者孙高建, 龚立东, 顾兴旺, 杜亚珍, 王佳佳, 孙甲琦, 李树忠 申请人:北京遥测技术研究所, 航天长征火箭技术有限公司
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