专利名称：一种实现sdh产品时钟板无缝切换的数字锁相装置的制作方法
技术领域：
本发明涉及电子科学和技术领域，尤其涉及一种实现数字同步系列SDH产品时钟板无缝切换的数字锁相装置。
背景技术：
光同步数字系列SDH传送网是新一代的传送网体制。由于SDH传送网自身特有的同步工作方式，要求全网实现同步工作，即所有网元的时钟频率和相位都控制在预先确定的容差范围内，以保证各交换节点间时钟同频，否则通信就不能得以保障。SDH设备从时钟的指标需要满足G.813规范的要求。
锁相环(PLL)技术在众多领域得到了广泛的应用，如信号处理、调制解调、时钟同步、倍频、频率综合等都应用到了锁相环技术。其中，数字锁相环(DPLL)具有环路参数调整方便、性能稳定的特点，可作为SDH设备从时钟的实现方案。
为了满足通信系统设备工作高可靠性的要求，SDH设备大都采用双板热备份的工作方式，即主用时钟板和备用时钟板互为主备，当主用时钟板出现故障的时候，SDH设备能切换到由备用时钟板提供系统时钟，以满足业务正常运行的要求。
发明内容
本发明所要解决的技术问题在于，提供一种实现数字同步系列SDH产品主备时钟板无缝切换的数字锁相环装置，以便控制主用、备用时钟板输出的系统时钟之间的相位差异，解决时钟板切换引起业务损伤的问题，实现时钟板无缝切换的功能。
本发明提供一种实现数字同步系列SDH产品时钟板无缝切换的数字锁相装置，用于实现SDH产品的主用、备用时钟板的无缝切换，其特点在于，包括时钟源选择单元、鉴相器、滤波器、数模转换控制器、数模转换器、恒温压控晶体振荡器和分频器，其中，时钟源选择单元，用于根据时钟板的工作状态从输入的多路时钟信号中选择一个参考时钟输出到鉴相器；鉴相器，用于根据来自所述分频器的本地时钟和所述参考时钟的上升沿产生以脉冲宽度表示本地时钟和参考时钟相差的高电平有效的脉冲信号，并采用多相等相位间隔的计数时钟对相差脉冲宽度进行计数，产生低于预定鉴相精度的数字化鉴相值；滤波器，用于对鉴相器产生的鉴相值进行平滑处理、低通滤波运算，并依据运算结果产生数字化压控值；数模转换控制器，用于根据从滤波器获取的压控值，控制数模转换器将所述压控值进行转换为相应的模拟压控值；恒温压控晶体振荡器，用于根据所述模拟压控值产生相应的振荡频率，其中一路振荡频率信号发送到所述分频器，以便所述分频器选择相应的分频系数产生本地时钟发送至所述鉴相器。
其中，所述时钟源选择单元包括第一选择器，用于在采用主用时钟板时，根据同步状态消息从线路参考时钟T1、支路参考时钟T2、外定时参考时钟T3中三选一地输出一个参考时钟信号；第二选择器，用于对来自第一选择器的参考时钟和来自主用时钟板的系统时钟进行二选一的选择，并将所选时钟信号输出到鉴相器，在采用主用时钟板时，输出来自第一选择器的参考时钟，在采用备用时钟板时，输出来自主用时钟板的系统时钟。
所述鉴相器包括相差脉冲生成单元，用于根据来自所述分频器的本地时钟和来自时钟源选择单元的参考时钟的上升沿产生高电平有效的脉冲信号，所述脉冲信号以脉冲宽度表示本地时钟和参考时钟的相差；相差脉冲数字化单元，用于采用多相等相位间隔的计数时钟对所述相差脉冲宽度进行计数，产生低于预定鉴相精度的数字化鉴相值；所述鉴相器采用现场可编程门阵列FPGA完成，其中所述多相等相位间隔的计数时钟是由FPGA片上锁相环对所述恒温压控晶体振荡器输出的时钟信号进行倍频移相产生的；所述鉴相器具有预先确定的预定鉴相精度值。
所述滤波器是低通滤波器，包括鉴相值平滑处理模块，用于对来自鉴相器的鉴相值进行平滑处理；低通滤波处理模块，用于对平滑处理后的鉴相值进行低通滤波运算处理；压控值转换模块，用于根据滤波运算结果和所述数模转换器的类型，产生数字化的压控值。
所述低通滤波器进行低通滤波的算法是无限冲击响应IIR数字滤波算法，其模拟滤波器原型采用一阶理想比例积分滤波器，其中的IIR滤波传递函数为H(z)=Kd*(1+Ka*1+z-11-z-1)]]>其中，参数Ka，Kd根据环路带宽和性能进行选择，其中的压控值迭代运算公式为y(n)＝y(n-1)+(Kd+Kd*Ka)*x(n)+(Kd*Ka-Kd)*x(n-1)其中，y(n)为当前时刻压控值，y(n-1)为上一时刻压控值，x(n)为当前时刻经平滑处理之后的鉴相值，x(n-1)为上一时刻经平滑处理之后的鉴相值。
所述恒温压控晶体振荡器，采用77.76MHz、或38.88MHz、或19.44MHz的振荡频率，其晶体指标满足三级钟的要求。
所述分频器根据恒温压控晶体振荡器的振荡频率选择相应的分频系数所产生的本地时钟为8kHz。
所述时钟源选择单元、鉴相器、滤波器、数模转换控制器、分频器都由现场可编程门阵列FPGA完成。
采用本发明所述装置，即使在定时基准源丢失的情况下，备用时钟板也可以跟踪主用时钟板系统时钟的相位变化，并且只用一个数字锁相环完成SDH设备从时钟的设计实现，同时又具备主、备时钟板相位差异可控的功能，实现方案简洁，成本低廉。
图1是用于实现时钟板无缝切换功能的数字锁相装置的结构框图；图2是用于实现高鉴相精度的鉴相器的结构框图；图3是本发明中所述低通滤波器的结构框图。
具体实施例方式
下面结合本发明实施例及附图对本发明所述的数字锁相装置进行详细说明。
在SDH设备中，主用时钟板和备用时钟板无缝切换的实现原理是控制主用、备用时钟板输出系统时钟之间的相位差异最小化，满足业务处理芯片对时钟板倒换时导致的相跳容限要求，不致引起业务损伤。
本发明所描述的数字锁相装置，是通过采用高鉴相精度的鉴相器，同时控制本地时钟与参考时钟的相差不超过鉴相器鉴相精度的方法实现时钟板无缝切换的功能。主用、备用时钟板采用相同的IIR滤波算法，只需一套锁相环即可实现跟踪参考时钟的目标，同时能控制参考时钟与本地时钟的相位差异。
如图1所示，显示了本发明所述的数字锁相方案的结构图。所述数字锁相装置，包括时钟源选择单元、鉴相器、滤波器、数模转换(D/A)控制器、数模(D/A)转换器、恒温压控晶体振荡器OCXO和分频器这7个模块，其中
1)时钟源选择单元。
时钟源选择功能在FPGA完成，由两部分组成，包括如图1所示的选择器A和选择器B。选择器A是一个三选一的选择器，根据SSM(同步状态消息)信息等从T1(线路参考时钟)、T2(支路参考时钟)、T3(外定时参考时钟)选择一路作为参考时钟，输入选择器B。选择器B是一个二选一的选择器，一路输入是来自选择器A的从T1、T2、T3中选择输出的一路参考时钟，另一路输入来自主用时钟板的系统时钟。选择器B根据时钟板工作状态选择两路时钟中的一路作为定时基准源，即根据当前时钟板的主用或备用状态选择锁相环的参考时钟，如果是主用时钟板，则采用选择器A输出的时钟信号作为锁相环的参考时钟，如果是备用时钟板，则选择主用时钟板输出的系统时钟作为锁相环的参考时钟。最终实现主用时钟板跟踪外部参考时钟，备用时钟板跟踪主用时钟板输出的系统时钟。
2)鉴相器。
鉴相模块采用FPGA完成，所述鉴相器由相差脉冲生成单元和相差脉冲数字化单元这两个功能单元组成。相差脉冲生成单元根据本地时钟和参考时钟的上升沿产生高电平有效的脉冲信号，脉冲宽度表示本地时钟和参考时钟的相位差异。相差脉冲数字化单元采用多相等相位间隔的时钟对相差脉冲宽度进行计数，提高鉴相精度，从而减小参考时钟和本地时钟之间的相位差异，多相等相位间隔的计数时钟由FPGA片上锁相环对OCXO输出的时钟信号倍频移相产生，如图2所示。
本实施例通过采用高鉴相精度的鉴相器，同时控制本地时钟与参考时钟的相差不超过鉴相精度的方法完成时钟板无缝切换的功能。其中，鉴相器采用八相155.52MHz的计数时钟，鉴相精度为0.8ns，鉴相频率为8kHz，则鉴相计数器的模值为155520，位宽18位，鉴相器相差脉冲宽度tpd_pulse表示如下tpd_pulse＝m*16*T77.76MHz+n*T77.76MHz+p*T155.52MHz*8+t0≤m≤6070≤n≤15
0≤p≤150≤t≤T155.52MHz*8其中，T77.76MHz为77.76MHz周期，T155.52MHz*8(即八相155.52MHz时钟等效周期)为等效计数周期，即鉴相精度。
如图2所示，相差脉冲数字化单元采用八相相差间隔为45°的155.52MHz时钟对相差脉冲宽度进行计数。FPGA片上锁相环对OCXO输出的系统时钟(77.76MHz/38.88MHz/19.44MHz)倍频产生四相相差间隔45°的计数时钟，相差脉冲数字化单元同时采用这四相计数时钟的上升沿和下降沿对相差脉冲进行计数，从而实现高鉴相精度的目标。其中，所述FPGA片上锁相环跟本发明的锁相装置是独立的，是FPGA芯片内部的一个功能单元，仅用于对OCXO输出的系统时钟进行倍频，产生四个相差间隔为450的计数时钟。
该数字锁相环的设计目标是环路指标满足G.813规范的要求，同时环路锁定时n＝0、p＝0，则此时本地时钟与参考时钟相差为t。当采用主用时钟板时，主用时钟板跟踪图1所示选择器A输出的定时基准，这样参考时钟与本地时钟相差为t；同时，当采用备用时钟板时，备用时钟板跟踪主用板的系统时钟，考虑到主用时钟板系统时钟到备用时钟板的路径延时和器件延时，通过合理设置备用时钟板鉴相值的偏置值，也实现备用时钟板与主用时钟板相差为t，不超过0.8ns，从而实现时钟板无缝切换的功能。
3)滤波器。
数字滤波运算采用FPGA或者专用CPU完成，如图3所示，滤波器包括鉴相值平滑处理模块、低通滤波处理模块和压控值转换模块。滤波器根据鉴相器产生的鉴相值，先进行平滑处理，再进行低通滤波运算处理，根据运算结果和采用的D/A转换器类型产生数字化的控制电压控制OCXO的振荡频率，即产生用于OCXO的压控值。其中，低通滤波模块采用IIR数字滤波算法，低通滤波器采用IIR(无限冲击响应)数字滤波算法，其模拟滤波器原型采用一阶理想比例积分滤波器，IIR滤波传递函数如下所示
H(z)=Kd*(1+Ka*1+z-11-z-1)]]>其中，参数Ka，Kd根据环路带宽和性能灵活选择。
控制电压(压控值)迭代运算公式如下所示y(n)＝y(n-1)+(Kd+Kd*Ka)*x(n)+(Kd*Ka-Kd)*x(n-1)其中，y(n)为当前时刻压控值，y(n-1)为上一时刻压控值，x(n)为当前时刻经平滑处理之后的鉴相值，x(n-1)为上一时刻经平滑处理之后的鉴相值。
采用IIR滤波算法后，相位差异控制的精度取决于鉴相精度，而高鉴相精度的获取采用FPGA片上锁相环产生多相等相差间隔计数时钟的方式获取。
4)D/A转换控制器。
采用FPGA完成，D/A控制器从滤波器获取OCXO压控值，完成D/A转换器的控制功能。
5)D/A转换器。
采用专用的数模转换器，根据输入的数字化的压控值，将其转换成相应的模拟电压，以控制OCXO的振荡频率。
6)恒温压控晶体振荡器OCXO。
恒温压控晶体振荡器，根据系统方案采用77.76MHz、38.88MHz或者19.44MHz的振荡频率，晶体指标满足三级钟的要求。
7)分频器。
根据OCXO振荡频率选择相应的分频系数，产生8kHz的本地时钟，分频功能采用FPGA完成。
综上所述，在本实施例中，鉴相器根据参考时钟和本地时钟的相位差异，产生一个脉冲，脉冲宽度表示相位差异的大小，再用多相等相位间隔的计数时钟对脉冲宽度进行计数，计数值的大小正比于相位差异的大小。而鉴相精度的大小就是等效计数时钟的周期，因为小于计数时钟周期的脉冲宽度是无法分辨出来的。锁相环的滤波模块根据鉴相器输出的鉴相值(计数值)进行滤波运算，产生OCXO的控制电压，从而使得主用、备用时钟板的相位差异不超过等效计数时钟的周期。
权利要求
1.一种实现数字同步系列SDH产品时钟板无缝切换的数字锁相装置，用于实现SDH产品的主用、备用时钟板的无缝切换，其特征在于，包括时钟源选择单元、鉴相器、滤波器、数模转换控制器、数模转换器、恒温压控晶体振荡器和分频器，其中，时钟源选择单元，用于根据时钟板的工作状态从输入的多路时钟信号中选择一个参考时钟输出到鉴相器；鉴相器，用于根据来自所述分频器的本地时钟和所述参考时钟的上升沿产生以脉冲宽度表示本地时钟和参考时钟相差的高电平有效的脉冲信号，并采用多相等相位间隔的计数时钟对相差脉冲宽度进行计数，产生低于预定鉴相精度的数字化鉴相值；滤波器，用于对鉴相器产生的鉴相值进行平滑处理、低通滤波运算，并依据运算结果产生数字化压控值；数模转换控制器，用于根据从滤波器获取的压控值，控制数模转换器将所述压控值进行转换为相应的模拟压控值；恒温压控晶体振荡器，用于根据所述模拟压控值产生相应的振荡频率，其中一路振荡频率信号发送到所述分频器，以便所述分频器选择相应的分频系数产生本地时钟发送至所述鉴相器。
2.如权利要求1所述的装置，其特征在于，所述时钟源选择单元包括第一选择器，用于在采用主用时钟板时，根据同步状态消息从线路参考时钟T1、支路参考时钟T2、外定时参考时钟T3中三选一地输出一个参考时钟信号；第二选择器，用于对来自第一选择器的参考时钟和来自主用时钟板的系统时钟进行二选一的选择，并将所选时钟信号输出到鉴相器，在采用主用时钟板时，输出来自第一选择器的参考时钟，在采用备用时钟板时，输出来自主用时钟板的系统时钟。
3.如权利要求1所述的装置，其特征在于，所述鉴相器包括相差脉冲生成单元，用于根据来自所述分频器的本地时钟和来自时钟源选择单元的参考时钟的上升沿产生高电平有效的脉冲信号，所述脉冲信号以脉冲宽度表示本地时钟和参考时钟的相差；相差脉冲数字化单元，用于采用多相等相位间隔的计数时钟对所述相差脉冲宽度进行计数，产生低于预定鉴相精度的数字化鉴相值。
4.如权利要求3所述的装置，其特征在于，所述鉴相器采用现场可编程门阵列FPGA完成，其中所述多相等相位间隔的计数时钟是由FPGA片上锁相环对所述恒温压控晶体振荡器输出的时钟信号进行倍频移相产生的；所述鉴相器具有预先确定的预定鉴相精度值。
5.如权利要求1所述的装置，其特征在于，所述滤波器是低通滤波器，包括鉴相值平滑处理模块，用于对来自鉴相器的鉴相值进行平滑处理；低通滤波处理模块，用于对平滑处理后的鉴相值进行低通滤波运算处理；压控值转换模块，用于根据滤波运算结果和所述数模转换器的类型，产生数字化的压控值。
6.如权利要求5所述的装置，其特征在于，所述低通滤波器进行低通滤波的算法是无限冲击响应IIR数字滤波算法，其模拟滤波器原型采用一阶理想比例积分滤波器，其中的IIR滤波传递函数为H(z)=Kd*(1+Ka*1+z-11-z-1)]]>其中，参数Ka，Kd根据环路带宽和性能进行选择，其中的压控值迭代运算公式为y(n)＝y(n-1)+(Kd+Kd*Ka)*x(n)+(Kd*Ka-Kd)*x(n-1)其中，y(n)为当前时刻压控值，y(n-1)为上一时刻压控值，x(n)为当前时刻经平滑处理之后的鉴相值，x(n-1)为上一时刻经平滑处理之后的鉴相值。
7.如权利要求1所述的装置，其特征在于，所述恒温压控晶体振荡器，采用77.76MHz、或38.88MHz、或19.44MHz的振荡频率，其晶体指标满足三级钟的要求。
8.如权利要求1所述的装置，其特征在于，所述分频器根据恒温压控晶体振荡器的振荡频率选择相应的分频系数所产生的本地时钟为8kHz。
9.如权利要求1所述的装置，其特征在于，所述时钟源选择单元、鉴相器、滤波器、数模转换控制器、分频器都由现场可编程门阵列FPGA完成。
全文摘要
本发明公开了一种实现数字同步系列SDH产品时钟板无缝切换的数字锁相装置，包括时钟源选择单元、鉴相器、滤波器、数模转换控制器、数模转换器、恒温压控晶体振荡器和分频器，其中，鉴相器根据本地时钟和时钟源选择单元所选择的参考时钟的相位差异，产生一个以脉冲宽度表示相位差异大小的脉冲，再利用多相等相位间隔的计数时钟对脉冲宽度进行计数，计数值的大小正比于相位差异的大小。随后，所述滤波器根据鉴相器输出的鉴相值(计数值)进行滤波运算，产生OCXO的控制电压，从而使得主用、备用时钟板的相位差异不超过等效计数时钟的周期。本发明所述装置，具备主、备时钟板相位差异可控的功能，实现方案简洁，成本低廉。
文档编号H03L7/08GK101079629SQ20061008106
公开日2007年11月28日 申请日期2006年5月23日 优先权日2006年5月23日
发明者陈新坤, 于莉, 陆波 申请人:中兴通讯股份有限公司