专利名称：高速射频分频器的制作方法
技术领域：
本发明总体涉及射频(RF)时钟分频器，尤其涉及高速RF差分、正交时钟分频器设计。
背景技术：
射频(RF)时钟分频器是公知的并且通常用于通信系统。在很多RF电路(例如，锁相回路(PLL)电路)中，时钟分频器为重要的构件。在典型的PLL中，压控振荡器(VCO)的输出通过时钟分频器分频成通过温度补偿晶体振荡器(TCXO)输出的频率(例如，通常从IOMHz到30M Hz)。在相位/频率检测器中比较分频的信号和TCXO频率，并且输出的差信号被过滤且用来调整VCO输出频率。时钟分频器的另一重要应用是生成具有一定的相位关系的关联时钟信号。多数当前的无线通信系统采用利用复值的调制方案，该复值具有既占据同相(I)向量空间又占据正交(Q)向量空间的调制符号，其中，I轴和Q轴表示90度的相移。因此，频率下转换混合器和解调器通常用独立的I信号路径和Q信号路径来实现。因此，时钟分频器不仅对来自源(例如，晶体振荡器或VC0)的周期信号分频，而且以两个输出提供分频的时钟，两个输出的相移为90度，该时钟分频器是特别有利的。与模拟阻容(RC)正交生成技术相比，多相频率分频器方法比较容易实施、功率消耗较低、和提供较小的相不平衡。图1描述平衡的正交二分时钟分频器电路的常规锁存环实施方式。该结构基于两个串联连接的D-锁存器且通过差分时钟信号的交替相钟控。“Cp”为钟控第一 D-锁存器的正时钟信号。“Cn”为平衡的负时钟信号-与Cp有180度移相，其钟控第二 D-锁存器。第一锁存器的输入为第二锁存器的反相输出。输出AA和输出CC包括一个具有Cp/Cn的一半频率的平衡的时钟输出。输出BB和输出DD包括第二平衡的时钟输出，该时钟输出也具有Cp/Cn的一半频率，且与AA/CC移相90度。常规的RF时钟分频器电路通常具有大量的缺陷。它们具有有限的最大工作频率和/或高的电流消耗。它们可能没有全摆幅输出的信号摆幅(轨对轨(rail-to-rail))。一些设计是不平衡的，或者不是全差分的。一些设计在驱动电路(例如，VC0)中施加高电容性的负载。此外，当输入信号小时，一些分频器拓扑结构具有有限的灵敏度。
发明内容
根据本发明的实施方式，高速RF差分、正交二分时钟分频器设计基于以串环形式连接的反相器和钟控电路。在一个实施方式中，在所述反相器中仅使用NMOS晶体管，以及在所述钟控电路中仅使用PMOS晶体管。该结构仅使用12个晶体管。由于各个VCO输出端仅与两个晶体管连接，故输入端可以直接耦合至VCO输出端，并且提供最小的负载。这些优点和优异的对称性使得该实施方式特别地可应用为用于直接耦合到RF VCO的高速分频器。另一实施方式包括以串环构型连接的钟控的反相器级，在各级之间有反相器。在反相器的外侧使用RF时钟(或VCO信号)以用于速度改进。在两个电路中，正的时钟输入端和负的时钟输入端交替连接在所述环的各个级处。一个实施方式涉及一种RF正交时钟分频器。所述RF分频器包括:一对锁存器，所述锁存器分别包括交叉耦合的PMOS晶体管对，其可操作以强制在各个锁存器的输出端处的互补电压值。所述锁存器连接在正电压供给节点和四个中心节点之间。所述RF-分频器还包括以串环构型连接的四个与非(NAND)门，各个级包括一对堆叠的NMOS晶体管。所述与非门连接在所述中心节点和接地节点之间，且每一中心节点与每一与非门中的一个晶体管的栅极连接。正的差分RF时钟输入端和负的差分RF时钟输入端分别与各个与非门中的一个晶体管的栅极连接。所述正的时钟输入端和负的时钟输入端在所述环中的各个连续的与非门处交替。当所述与非门为未激活时，所述锁存器可操作以保持所述中心节点的互补状态。在所述输入时钟的各个相位期间，一个与非门是激活的并且可以使关联的锁存器的输出反相。另一实施方式涉及一种RF正交时钟分频器。所述RF分频器包括正的差分RF时钟输入端和负的差分RF时钟输入端以及以串环形式连接的四个钟控的反相器级。各个钟控的反相器级包括与一对堆叠的NMOS晶体管相连接的一对堆叠的PMOS晶体管。反相器插入在各个钟控的反相器级之间。各个钟控的反相器级的PMOS晶体管之一与正电压供给节点连接，且所述NMOS晶体管之一与接地节点连接。各个钟控的反相器级的一个PMOS晶体管的栅极和一个NMOS晶体管的栅极连接到一起形成反相器。各个钟控的反相器级的一个PMOS晶体管的栅极和一个NMOS晶体管的栅极分别与不同的输入时钟连接，使得所述PMOS晶体管和所述NMOS晶体管的所述正输入端和所述负输入端在所述环中的各个连续的钟控的反相器电路处交替。另一实施方式涉及 一种RF正交时钟分频器。所述RF分频器包括正差分RF时钟输入端和负差分RF时钟输入端以及具有所述时钟输入端的一半频率的第一正差分RF时钟输出端和第一负差分RF时钟输出端。所述RF分频器还包括具有所述时钟输入端的一半频率且与所述第一 RF时钟输出端移相90度的第二正差分RF时钟输出端和第二负差分RF时钟输出端。所述RF分频器还包括构造成反相器的多个晶体管和构造成钟控电路的多个晶体管，各个钟控电路与反相器相关联。
图1为现有技术的包括两个锁存器的RF时钟分频器的示意图；图2A和图2B为对VCO的输出分频的RF时钟分频器的功能框图；图3为根据本发明的一个实施方式的高速二分RF时钟分频器的示意图；图4为图3的电路的波形图；图5为根据本发明的另一实施方式的包括反相器的高速二分RF时钟分频器的示意图6为根据本发明的另一实施方式的包括奇数反相器的高速二分RF时钟分频器的不意图；和图7为图5和图6的电路的波形图。
具体实施例方式图2描述根据本发明的实施方式的用于RF时钟分频器的典型应用，并且说明需要具有低电容性负载的平衡差分输入和平衡差分正交输出。这些电路在多种通信系统应用中具有特别的效用，其中需要高速分频器将VCO频率分频成低频(例如，在PLL电路中)。高频振荡器信号例如被二分频使得更加适于使用的频率被构造，其可以用来进一步的合成。此夕卜，具有正交相位关系的多个时钟输出在通信系统应用中是有利的。用于RF分频器的输入信号通过VCO来生成。正的输入信号“Cp”和负的输入时钟“Cn”是互补的信号并且该信号的形状基本上为正弦曲线。本发明的实施方式的特征为差分输入或平衡输入，使得RF分频器可以被直接连接到VCO的储能电路(tank)。振荡器和分频器之间的连接可以直接完成(图2A)或通过使用AC耦合来完成(图2B)。通过使用AC耦合，对于在分频器和振荡器信号的共模电平之间形成独立的偏置电平存在额外的设计自由。输出节点AA、BB、CC和DD表示具有正交相位关系的二分信号。同节点BB和DD —样，节点AA和CC为互补的信号。图3描述高速、平衡、正交的二分RF时钟分频器10的第一实施方式。RF-分频器10包括两个与正电压供给节点Vdd连接的锁存器12、14和四个接地的与非门16、18、20、22(这些与非门16、18、20、22也可被认为是时钟电路)。在标记为AA、BB、CC和DD的四个中心节点处，锁存器12、14的输出端连接到与非门16、18、20、22的输出端，这些输出端为RF-分频器10的输出端，这将在本文更详细地说明。输入时钟为具有正信号Cp和负信号Cn的差分时钟信号(即，Cn与Cp有180度移相)。Cp和Cn基本上为正弦曲线，并且例如可以包括VCO储能电路的输出。
在节点AA和节点CC处采集第一差分输出时钟信号。第一输出时钟具有输入时钟的一半频率。在节点BB和节点DD处采集第二差分输出时钟信号。第二输出时钟也具有输入时钟的一半频率，并且与第一时钟输出移相90度。各个锁存器12、14被分别形成为一对交叉耦合的PMOS晶体管M1/M2和PMOS晶体管M3/M4。第一锁存器的输出端AA和CC总是具有相反的状态。类似地，第二锁存器14的输出端BB和DD总是具有相反的状态。当与其连接的与非门16、18、20、22为未激活时，锁存器12、14强制中心节点么么、88、0:和DD的状态。各个与非门16、18、20、22形成为一对堆叠的NMOS晶体管。也就是说，通过NMOS晶体管M5和NMOS晶体管M6形成与非门16 ;通过NMOS晶体管M7和NMOS晶体管M8形成与非门18 ;通过NMOS晶体管M9和NMOS晶体管MlO形成与非门20 ;通过NMOS晶体管Mll和NMOS晶体管M12形成与非门22。如本文所使用的，如果两个构件NMOS晶体管为“接通”或为导电状态(也就是说，施加到两个晶体管的栅极的输入为足够高的电压以超出开关阈值并且使该晶体管导电)，则与非门16、18、20、22为“激活的”。激活的与非门可操作以将其输出节点置于(或接近)接地。如本文所使用的，如果一个或两个构件NMOS晶体管为“断开”或未导电状态(也就是说，施加到至少一个晶体管的栅极的输入低于其阈值电平)，则与非门16、18、20、22是“未激活的”。未激活的与非门对其输出节点的状态没有影响。与非门16、18、20、22以串环形式连接，环中的各个与非门中的一个晶体管的栅极连接为前一个与非门的输出，最后一个与非门22的输出端DD连接至第一与非门16的晶体管M6的栅极。正时钟Cp连接至环中的每隔一个与非门的一个晶体管(B卩，与非门18的晶体管M7和与非门22的晶体管Mil)的栅极。负时钟Cn与环中的交替的每隔一个与非门的一个晶体管(即，与非门16的晶体管M5和与非门20的晶体管M9)的栅极相连接。因此，正输入时钟相位Cp和负输入时钟相位Cn在环中的各个连续的与非门处交替。在运行中，当与非门16、18、20、22为未激活时，锁存器12、14在输出节点处保持差分值或者互补值。在输入时钟C的各个相位期间，仅一个与非门16、18、20、22为激活的，且可操作以将其输出节点拉低。这导致相应的锁存器12、14反转其输出端的状态。由于与非门16、18、20、22的串环形式、通过反相器输出端与与非门的耦合而实现的反馈反相以及在环中的连续与非门状态的交替相钟控，故得到的输出模式为输入时钟的一半频率且具有正交相位差。参照表I的状态表说明了 RF-分频器10电路运行。为了该说明的目的，I表示高电压值或正电压值，并且O表示低电压电平或接地电压电平。这些为相关信号在输入时钟相位结束时实现的电压电平。1和O的使用仅仅为了标记；其不表示这些信号为方波。相反，高频周期信号通常为正弦曲线，如图4中所示。这些周期在图4的曲线图中也进行了标记。表1:用于图3的RF-分频器的状态表
权利要求
1.一种射频(RF)正交时钟分频器，包括: 一对锁存器，所述锁存器分别包括交叉耦合的PMOS晶体管对，其可操作以强制在各个锁存器的输出端处的互补电压值，所述锁存器连接在正电压供给节点和四个中心节点之间； 以串环形式连接的四个与非门，各个级包括一对堆叠的NMOS晶体管，所述与非门连接在所述中心节点和接地节点之间，以及其中，各个中心节点还与环中的连续的与非门中的一个晶体管的栅极连接； 正的差分RF时钟输入端和负的差分RF时钟输入端，所述正时钟输入端与所述与非门中的一半与非门中的每个与非门中的一个晶体管的栅极连接，以及所述负时钟输入端与所述与非门的另一半与非门中的每个与非门中的一个晶体管的栅极连接，使得所述正输入端和所述负输入端在所述环中的各个连续的与非门处交替； 其中，当所述与非门为未激活时，所述锁存器可操作以保持所述中心节点的互补状态；以及 其中，在所述输入端的时钟的各个相位期间，一个与非门是激活的并且可操作以使关联的锁存器的输出反相。
2.根据权利要求1所述的RF-分频器，其中，所述中心节点包括第一差分时钟输出端和第二差分时钟输出端，所述第一差分时钟输出端和所述第二差分时钟输出端分别具有所述时钟输入端的频率的一半频率，以及其中，所述第二时钟输出端相对于所述第一时钟输出端移相90度。
3.根据权利要求2所述的RF-分频器，其中，所述第一差分时钟输出端的正分量和负分量与第一反相器的输出端连接，以及所述第二差分时钟输出端的正分量和负分量与第二反相器的输出端连接。
4.一种射频(RF)正交时钟分频器，包括: 正的差分RF时钟输入端和负的差分RF时钟输入端； 以串环形式连接的四个钟控的反相器级，各个钟控的反相器级包括与一对堆叠的NMOS晶体管连接的一对堆叠的PMOS晶体管；和 插入在各个钟控的反相器级之间的反相器； 其中，各个钟控的反相器级的PMOS晶体管之一与正电压供给节点连接，且所述NMOS晶体管之一与接地节点连接； 其中，各个钟控的反相器级的一个PMOS晶体管的栅极和一个NMOS晶体管的栅极连接到一起形成反相器；以及 其中，各个钟控的反相器级的一个PMOS晶体管的栅极和一个NMOS晶体管的栅极分别与不同的输入时钟连接，使得所述PMOS晶体管和所述NMOS晶体管的所述正输入端和所述负输入端在所述环中的各个连续的钟控的反相器电路中交替。
5.根据权利要求4所述的RF-分频器，其中，所述钟控的反相器电路的输出端包括第一差分时钟输出端和第二差分时钟输出端，所述第一差分时钟输出端和所述第二差分时钟输出端分别具有所述时钟输入端的频率的一半频率，其中所述第二时钟输出端相对于所述第一时钟输出端移相90度。
6.根据权利要求4所述的RF-分频器，所述RF-分频器还包括用于所述环的反馈通路使得所述环包括奇数数量的反相器。
7.一种射频(RF)正交时钟分频器，包括: 正的差分RF时钟输入端和负的差分RF时钟输入端； 具有所述时钟输入端的频率的一半频率的第一正差分RF时钟输出端和第一负差分RF时钟输出端； 具有所述时钟输入端的频率的一半频率且与所述第一 RF时钟输出端移相90度的第二正差分RF时钟输出端和第二负差分RF时钟输出端； 构造成反相器的多个晶体管；和 构造成钟控电路的多个晶体管，各个钟控电路与反相器相关联。
8.根据权利要求7所述的RF-分频器，其中， 被构造成反相器的 所述多个晶体管为成对的交叉耦合的PMOS晶体管； 被构造成钟控电路的所述多个晶体管为成对堆叠的NMOS晶体管，所述钟控电路以环形式串联连接；以及 其中，时钟输入端连接至各个钟控电路中的一个晶体管，使得所述正时钟输入端和所述负时钟输入端在所述环中的各个连续的钟控电路处交替。
9.根据权利要求7所述的RF-分频器，其中， 被构造成各个反相器的所述多个晶体管包括串联连接到NMOS晶体管的PMOS晶体管； 被构造成各个钟控电路的所述多个晶体管包括插入在反相器和正电压供给节点之间的PMOS晶体管和插入在该反相器和接地节点之间的NMOS晶体管；以及 其中，所述正时钟输入端与各个钟控电路中的一个晶体管连接，以及所述负时钟输入端与各个钟控电路中的一个晶体管连接，使得所述正时钟输入端和所述负时钟输入端在所述环中的各个连续的钟控电路处交替。
全文摘要
高速RF差分、正交、二分时钟分频器设计基于以串环构型连接的反相器和钟控电路。在一个实施方式中，在所述反相器中仅使用NMOS晶体管，以及在所述钟控电路中仅使用PMOS晶体管。该结构仅使用12个晶体管。由于各个VCO输出端仅与两个晶体管连接，故输入端可以直接耦合到VCO输出端并且提供最小的负载。另一实施方式包括以串环构型连接的钟控的反相器级，在该反相器级之间有反相器。在所述反相器的外侧使用所述RF时钟(或VCO信号)以用于速度改进。在两个电路中，正时钟输入端和负时钟输入端交替连接在所述环的各个级处。
文档编号H03K21/02GK103180329SQ201180047469
公开日2013年6月26日 申请日期2011年9月30日 优先权日2010年9月30日
发明者雷尔南德斯·海森, 保罗·马特曼, 约翰内斯·佩特鲁斯·安东尼厄斯·弗兰巴赫 申请人:意法爱立信有限公司