高速分频器及使用高速分频器的锁相环路的制作方法
【专利说明】高速分频器及使用高速分频器的锁相环路
[0001]本申请是申请日为2011年8月9日，申请号为“201180036257.7”，而发明名称为“高速分频器及使用高速分频器的锁相环路”的申请的分案申请。
技术领域
[0002]本发明一般来说涉及电子电路，且更特定来说涉及一种高速分频器及一种使用所述高速分频器的锁相环路。
【背景技术】
[0003]分频器是对输入信号的频率进行分频的电路，且提供具有低于所述输入信号的频率的输出信号。分频器借以对输入信号的频率进行分频的分频因数可为固定的，或可经由对应程序信号(静态地或动态地)编程。分频器的输入及输出信号的频率范围通常决定所述分频器的操作‘速度’。一般来说，分频器的输入及/或输出信号的最大频率越高，所述分频器的‘速度’越高。因此，举例来说，能够以在千兆赫兹范围中的输入及/或输出信号操作的分频器可被视为高速分频器。
[0004]通常使用锁相环路(PLL)电路来产生与输入参考信号同步的输出信号。输出信号通常经设计以具有等于输入参考信号的所要倍数的频率。另外，输出信号理想地与输入参考信号锁相。可将由PLL产生之信号(例如，时钟信号)提供到各种外部电路(例如，处理器)，如所属领域的技术人员所众所周知。
[0005]本发明的数个实施例针对高速分频器及使用此些高速分频器的锁相环路。
【发明内容】
[0006]—种分频器包括最低有效(LS)级、多个经级联除法器级及输出级。所述LS级经耦合以接收输入信号、第一程序位及第一模式信号，且产生第一经分频信号及输出模式信号。所述第一模式信号与所述第一程序位组合指定将由所述LS级使用的分频模式。所述多个除法器级中的每一者将紧邻的前一级的输出的频率除以由对应程序位及对应模式信号指定的值。所述多个除法器级中的第一除法器级经耦合以接收所述第一经分频信号且产生所述第一模式信号。所述输出级经耦合以接收所述输出模式信号及控制信号，且在所述控制信号处于一个逻辑电平的情况下通过将所述输出模式信号的频率除以2来产生输出信号。否则，所述输出除法器级在不分频的情况下转发所述输出模式信号。
【附图说明】
[0007]下文出于说明性目的参照附图描述实例性实施例，附图中:
[0008]图1是其中可实施数个实施例的实例性环境的框图；
[0009]图2是分频器的框图；
[0010]图3是图解说明分频器中使用的除2/3级的实施方案细节的框图；
[0011]图4A到4C是图解说明一实施例中的分频器中使用的除2/3级的一些节点处的实例性波形的图示；
[0012]图5是图解说明分频器中使用的除2/3/4级的实施方案细节的图示；
[0013]图6A到6B是图解说明分频器中使用的除2/3/4级的节点处的实例性波形的图示;
[0014]图7是图解说明分频器中使用的输出级的实施方案细节的图示；
[0015]图8是图解说明分频器中使用的输出级的一些节点处的实例性波形的图示；
[0016]图9是图解说明当将使用的分频因数动态地改变时将控制输入提供到分频器的对应级的方式的图示；及
[0017]图10是分频器中使用的程序块的图示。
【具体实施方式】
[0018]1.实例性环境
[0019]图1是图解说明其中可实施数个实施例的实例性环境的框图；展示图1的锁相环路(PLL) 100含有分频器110、160及170、相位-频率鉴别器(PFD) 120、环路滤波器140、电压控制的振荡器150以及控制块180。仅以说明的方式展示图1的组件及块。其它锁相环路实施方案可含有更多或更少的组件/块。此外，本发明的实施例也可用于其它环境中或用作其它系统或组件的部分。锁相环路PLL 100在路径101上接收频率Fl的输入信号，且在路径199上产生频率F2的输出信号。比率F2/F1可被指定为到PLL 100的输入(例如，经由路径181)。
[0020]控制块180接收指定分别为信号199及101的频率F2及Fl的比率F2/F1的值(在路径181上)。路径181上的值可(举例来说)由处理器(未展示)产生。作为响应，控制块180计算分频因数N、M及Q的值，且在相应路径111、161及171上提供分频因数。或者，控制块180可经由路径181接收单独的值(A、B及C)，且基于相应值A、B及C计算因数N、M及Q的值。当PLL 100在操作中时，控制块180可动态地改变因数N、M及Q中的一者或一者以上的值。
[0021]除法器110接收输入信号101，且将信号101的频率除以因数N，且在路径112上提供经分频信号。PFD 120比较除法器160的信号112与输出162之间的相位差，且在路径124上产生与所述相位差成比例的误差信号。环路滤波器140提供对误差信号124的低通滤波，且在路径145上产生经滤波信号。电压控制振荡器(VCO) 150在路径157上产生周期性信号(例如，正弦波或方波)，所述周期性信号的频率由信号145的强度决定。除法器170将信号157的频率除以因数Q，且在路径199上提供经分频信号作为PLL100的输出。
[0022]除法器160将信号157的频率除以因数M，且在路径162上将经分频信号提供到PFD 120。除法器160在路径161上接收指定将用于对信号157的频率进行分频以产生信号162的分频因数(M)的值的编程输入。
[0023]PLL 100可实施为全数字PLL，其中组件110、120、140、150、160及170中的每一者实施为数字组件。在此种实施方案中，VCO 150可实施为数字控制的振荡器(DCO)。在其它实施方案中，图1的组件中的一者或一者以上可实施为模拟或混合信号组件/块。除法器110、160及170的分频因数N、M及Q可分别经由对应输入来编程，如上所述。在一实施例中，PLL 100经实施以在宽广范围内(S卩，从非常低的频率到非常高的频率(例如，大约2千兆赫兹))提供(输出信号199的)频率。可对应地需要实施除法器110、160及170中的一者或一者以上以适应此些高频率。此外，所述除法器可需要支持其它需求，例如低抖动，从一个分频比率到另一分频比率的无缝转变(动态改变)以提供无闪信号(glitch free)输出等。
[0024]2.分频器
[0025]图2是一实施例中的分频器的框图。展示分频器200含有T/D级210、分频器级(级)220及230-1到230-N、反相器225-1到225-N以及程序块260。图1的分频器110、160及170中的任一者可实施为分频器200。
[0026]当分频器160实施为分频器200时，路径157及162上的信号分别对应于图2的信号201 (INPUT)及299 (OUTPUT)。信号201 (INPUT)及299 (OUTPUT)在本文中也分别称作第一输入信号及第一输出信号。在路径251 (M)(其对应于图1的路径161)上接收需要分频器200借以对201 (INPUT)的频率进行分频以产生299 (OUTPUT)的分频因数Μ。在一实施例中，M可为大于或等于2的任何整数。级220及230-1到230-Ν经设计以将201 (INPUT)的频率除以因数P。如果M为偶数，那么P等于M/2，且如果M为奇数，那么等于(1-1)/2。皿[0]是指M的二进制表示的最低有效位(LSB)，其中M[1]、M[2]等是指M的较高阶位。类似地，P [O]是指P的二进制表示的LSB，其中P[1]、P[2]等是指P的较高阶位。级210执行(由级220及230-1到230-N提供的输出的)最终的除2运算或不执行分频以产生299 (OUTPUT)。
[0027]级220 (最低有效级)将在路径201上接收的输入信号的频率除以为2、3及4中的一者的分频因数(即，除2、除3及除4)，且在路径221上提供经分频输出(第一经分频信号)。除2、除3及除4运算可被视为对应分频模式。可在除法器200的操作的整个持续时间应用所述分频因数中的任一者。或者，所述因数中的一者可用于一些时间间隔，而其它因数用于一些其它间隔中，如关于图5更详细地描述。输出221的逻辑电平由反相器225-1反相，且作为输入提供到下一(较高)级230-1。级220将输入信号201除以其以产生信号221的特定因数取决于程序位(第一程序位)的值及信号EN-M0D-EXTEND (经由路径242提供)、信号299 (OUTPUT)，且取决于在路径239-1上接收的“模式”信号(第一输入模式信号)的值。
[0028]级220在路径229上产生模式信号(输出模式信号/Modout [0])。级220还接收输出299作为输入。此种耦合(级220的输出作为输入中的一者提供到级210，且反之亦然)使得能够最小化任一对触发器FF3、FF4及FF5 (或在级220外部的触发器以及触发器FF3、FF4及FF5中之任一者)之间的逻辑元件的数目，且从而产生高速操作以及分频器200的电力消耗及实施面积的减小。
[0029]输出221的逻辑电平由反相器225-1反相，且作为输入提供到下一(较高)级230-1.6。以类似方式在其它级230-1到230-N-1 (图2中未展示230-N-1)之间采用反相器225-2到225-N(图2中仅展示225-2及225-N)。反相器225-1到225-N的使用确保输入模式信号239-1到239-N在级220的FF3(展示于图5中)的下降缘上双态切换。因此，防止“与”门540 (其产生Modout [0])导致Modout[0]上的闪信号。
[0030]级230-1将作为输入接收的信号226的频率除以为因数2及3中的一者的分频因数，且在路径231上提供经分频输出。将输入信号226的频率除以其的特定因数(2或3)取决于在路径234-1上提供的输入的值以及在路径232上作为另一输入接收的模式信号的值。级230-1在路径239-1上产生模式信号(MODOUT[l])。
[0031]级230-2 (图2中未展示级230-2)到230-N中的每一者以类似方式接收对应输入，将对应输入的频率除以因数2或3，且产生对应的经分频输出信号。级230-2到230-N中的每一者从紧邻的下一(较高)级接收模式信号(分别M0DIN[1]到M0DIN[N])。级230-2到230-N中的每一者产生作为输入提供到紧邻的前一(较低)级的对应模式信号(分别MODOUT[I]到M0D0UT[N])。展示级230-N经由反相器225-N接收输入信号236且在路径238上接收对应模式信号(M0DIN[N])。级230-1到230-N在本文中称作较高级，且以顺序/级联方式连接。级230-1到230-N在本文中也称作‘除2/3’级。基于要求或设计分频器200提供的除以的最大值(也称作分频因数M)而确定除2/3级的总数目‘N’。
[0032]T/D级210 (在本文中也称作输出级)接收Modout [O] (229)(第一输出模式信号)作为输入。T/D级210操作以将信号229的频率除以因数2，或仅将信号229延迟作为时钟输入接收的信号201 (INPUT)的一个循环，且在路径299 (OUTPUT)上产生输出信号(第一输出信号)。信号201 (INPUT)为提供到分频器200且将通过所要数字分频以产生除法器200的输出信号299 (OUTPUT)的输入信号。经由输入243、242及234-1到234-N来指定或控制将201