使用内插分频器的多调谐器的制造方法

使用内插分频器的多调谐器的制造方法
【专利摘要】本申请涉及使用内插分频器的多调谐器，提供一种设备，包括：用于接收射频（RF）信号并且把所述RF信号提供到调谐器的多个频道的分离器。每个频道可以包括：用于放大所述RF信号的放大器；用于使用本地振荡器（LO）信号把所放大的RF信号下变频到第二频率信号的混频器，其中，每个频道被配置成接收不同的LO信号；用于对下变频的第二频率信号滤波的滤波器；以及用于对下变频的第二频率信号数字化的数字转换器。时钟生成电路具有多个内插分频器和生成参考时钟信号的频率合成器。每个内插分频器被配置成接收所述参考时钟信号、生成对应的LO信号、并且把对应的LO信号提供到所述频道中的至少一个的混频器。
【专利说明】使用内插分频器的多调谐器

【背景技术】
[0001]具有多个频道接收能力的电视能够提供期望的特征，诸如，画中画、在观看另一个频道时记录一个或多个频道、以及在少数相邻频道或少数最近调谐的频道之间有快速的频道切换时间。典型地，提供多个调谐器以实现这些能力。通常，这些调谐器均被实现为离散的调谐器。尽管已经努力在单个半导体管芯集成电路(IC)中实现单个调谐器，但已经证明的是:在单个管芯上并入多于一个的调谐器是困难的，在面积和功率的消耗以及性能问题方面尤其如此。


【发明内容】

[0002]在一个实施例中，一种设备包括:分离器，用于接收射频(RF)信号并且把所述RF信号提供到调谐器的多个频道。每个这种频道可以包括:第一放大器，用于放大所述RF信号；混频器，用于使用本地振荡器(LO)信号把所放大的RF信号下变频到第二频率信号，其中每个频道被配置成接收不同的LO信号；第一滤波器，用于对下变频的第二频率信号滤波；数字转换器，用于把下变频的第二频率信号数字化。
[0003]此外，所述设备进一步包括:时钟生成电路，具有生成参考时钟信号的频率合成器以及多个内插分频器。这些内插分频器中的每一个被配置成接收所述参考时钟信号、生成对应的LO信号、并且把对应的LO信号提供到所述频道中的至少一个的混频器。
[0004]在实施例中，所述设备是在单个半导体管芯上配置的多调谐器电路。控制器可以被耦合到内插分频器，以控制由内插分频器输出的LO信号的值，从而导致所放大的RF信号到基本上围绕DC的窄带信号的下变频。需要注意的是:内插分频器的分辨率(resolut1n)可以被限制成使所述内插分频器中生成的杂散(spur)被维持远离所述LO信号。
[0005]在另一个实施例中，一种系统，包括具有第一半导体管芯的集成电路(IC)多调谐器电路，具有:用于接收和处理射频RF信号以输出第一数字化信号的第一调谐器，以及用于接收和处理所述RF信号以输出第二数字化信号的第二调谐器。此外，所述IC可以包括或被耦合到时钟生成电路，该时钟生成电路具有生成参考时钟信号的单个频率合成器和多个内插分频器。每个分频器包括具有M级分辨率的内插器，其中，每个内插分频器接收所述参考时钟信号，并且依据固定的分频比生成对应的LO信号，并且把对应的LO信号提供到所述调谐器中的一个。需要注意的是:每个内插器可以被配置成:当期望的频道是数字频道时作为M/2级内插器操作，并且当期望的频道是模拟频道时作为M级内插器操作。所述系统可以进一步包括被耦合以接收和解调所述数字化信号的解调器。
[0006]又一个实施例涉及一种方法，包括:响应于调谐到对应于数字频道的期望频道的请求，把电视调谐器的时钟生成电路的内插分频器配置为M/2级内插器；控制所述内插分频器，以依据固定的分频比从参考时钟信号生成LO信号，并且把所述LO信号提供到电视调谐器的多个调谐器中的第一调谐器。所述RF信号又可以被使用所述LO信号在第一调谐器中下变频以及进一步处理。
[0007]取而代之，响应于调谐到对应于模拟频道的第二期望频道的请求，内插分频器可以被配置为M级内插器。更具体地，在实施例中，如果来自模拟频道的下变频信号会基本上围绕DC，则内插分频器可以被配置为M级分频器。否则，所述内插分频器可以被配置为M/2级内插器。

【专利附图】

【附图说明】
[0008]图1是依据实施例的多调谐器体系结构的框图。
[0009]图2A和2B是依据实施例的在各种带宽中存在的频道的示图说明。
[0010]图3是依据又一个实施例的多调谐器体系结构的框图。
[0011]图4是依据实施例的内插频率分频器布置的框图。
[0012]图5是依据一个实施例的内插频率分频器的示意图。
[0013]图6是依据实施例的图示使用内插分频器生成本地振荡器信号的时序图。
[0014]图7是依据实施例的操作多调谐器体系结构的方法的流程图。
[0015]图8是依据一个实施例的系统的框图。

【具体实施方式】
[0016]在各种实施例中，单个芯片的多调谐器方案被提供，其中，在许多实施例中，多个调谐器能够被集成在单个半导体管芯上。因为这种设计对比于使用多个单个调谐器或双调谐器芯片的方案能够具有更高的成本和功率效率，所以这种设计是吸引人的。因为越来越多的调谐器被集成到单个管芯/多芯片模块(MCM)中，所以实施例还可以实现每调谐器有减小的面积和功率。
[0017]在基本的实现方式中，多调谐器芯片能够通过把多个单个调谐器集成到单个管芯中而被设计，所述单个管芯的面积和功率基本上与所集成的调谐器的数量成比例。在这种方法中，管理单独调谐器的电压控制振荡器(VCO)与VCO的耦合可能是要致力于解决的挑战。
[0018]在一些实施例中，基于单个VCO的本地振荡器(LO)时钟的生成因此可以被实现。然而，在能够以功率和成本效率的方式生成的LO频率的粒度和VCO频率之间存在权衡。例如，在给定的CMOS技术中，如果整数分频器比被使用，则具有13.6 GHz的固定VCO频率的合成器提供100 MHz LO粒度的生成。这种100 MHz LO间隔把中频(IF)设置成数值在-50MHz到50 MHz之间。这种宽的IF带宽可以把非常苛刻的需求强加于:除了其他情况之外的、将在下面被描述的镜像抑制、IF ADC动态范围、线性度、数字下变频和频道滤波。
[0019]因此，其他的实施例基于内插分频器提供LO生成方案，使得分数的分频比可以被生成，并且因此固定的VCO频率和LO间隔之间的权衡是:对于相同VCO频率，较小的LO间隔意味着减小的IF带宽。例如，对于相同的13.6 GHz VCO频率，在8级内插分频器的情况下，IF带宽能够从50 MHz被减小到15 MHz0因此，镜像抑制和IF动态范围需求能够被显著地缓和，并且，因此较小、较低的功率LO路径和IF链可以被实现。相似的益处存在于信号链的数字部分中。
[0020]实施例基于内插分频器的关键性观测:如果所述内插器周期性地循环通过内插级，则对于给定的分数，由分频器生成的杂散被置位在与生成的LO相关的某些频率处。一旦这种观测被进行，所述LO生成电路可以被设计成使得任何所生成的杂散被布置在可管理的位置。例如，对于内插分频器的一个实现方式，所述杂散取决于分频比被设置在半LO频率处或根本不存在。当它存在时，所述杂散充分远离所述LO频率，使得位于下变频混频器之前的一个或多个跟踪滤波器可以向位于半LO处的阻断器(blocker)提供充分的衰减，以有足够的信号接收。
[0021]在不同的实现方式中，各种不同的调谐器布置可能实现多调谐器体系结构。尽管在此描述的实施例考虑在单个半导体管芯内并入多个调谐器，但可以理解的是:其他的实现方式可以把每个调谐器提供在多管芯单个集成电路(IC)封装(package)内并入的独立管芯上。
[0022]现在参考图1，所示的是依据实施例的多调谐器体系结构的框图。在图1中所示的实施例中，电路100包括两个调谐器。可以理解的是:尽管在这个示例中采用两个调谐器示出以便于说明，但附加的调谐器可以被提供也是可能的。多调谐器100包括具有固定频率(即，固定的VCO频率，fvco)的单个频率合成器125。
[0023]在所示的实施例中，引入的射频(RF)信号被提供到RF前端单元110。通常，前端单元110可以包括各种模拟电路(诸如像一个或多个放大器)、有源分离器、具有可编程增益的低噪声放大器(LNA)、一个或多个滤器等等。需要注意的是:在各种实施例中，有源分离器可以被提供在信号处理路径内，或者处于前端单元110之前的芯片外(off-chip )或作为前端单元的一部分。得到的所处理的RF信号又被提供到多个混频器UO1和1202。通常，每个混频器被配置成把所接收的RF信号下变频到不同的、较低频率的信号。在图1的示例中，混频器UO1和1202被配置成把所引入的RF信号下变频到中频(IF)信号。为此，每个混频器进一步从继之以整数N的LO分频器(图1中未示出)的频率合成器125接收L02x频率。在所示的实施例中，合成器125可以是锁相环(PLL)，其从根据所接收的参考时钟信号生成的固定的VCO频率信号fv。。生成不同的LO频率信号。
[0024]由混频器UO1和1202输出的得到的IF信号(其在混频器是正交混频器的实施例中可以是正交信号)被提供到对应的实数或复数中频滤器OO1和1302。所滤波的信号可以被提供到对应的可编程增益放大器(PGA) 140n-140Q2，其又把所放大的信号提供到对应的模数转换器(ADC) 150n-150Q2o作为一个这种不例，每个ADC可以是基于德耳塔-西格马(Λ Σ)的ADC，其生成可以被提供到附加电路(诸如，系统的解调器或其他处理逻辑(在图1中为了便于说明未示出))的数字化信号(例如，N位信号)。
[0025]需要注意的是:在图1中所示的实施例的情形下，因为LO分频器比是整数值，所以两个连续分频器比之间的LO频率差异是fvco/2N-fvco/2 (N+1)。对于fvco=13.6GHz以及N=8, 9，10，..，能够被生成的LO频率是850MHz, 755.555MHz, 680MHz,…等等。因此，两个连续LO频率之间的间隔至少是94.445MHzο因此，如果两个LO频率之间所有可能的频道都将在不改变VCO频率的情形下被覆盖，则所述混频器之后的IF级，即IF滤波器和ADC，可以被采用相对宽的带宽(例如，对于上述示例，近似为大约50兆赫(MHz))加以配置。由于这种相对高的带宽，在满足IF动态范围需求和镜像抑制(IR)需求上可能有挑战。因此，在用以至少减轻某些约束的其他实施例中，多调谐器体系结构可以包括宽带实数低通滤波器(LPF)，以代替复数IF滤器。
[0026]现在参考图2A和2B，所示的是依据实施例的在各种带宽中存在的频道的示图说明。如图2A中所示，当使用50 MHz的IF带宽时，得到的信号处理带宽近似为100 MHz0如此，12-16个频道可以在这个带内存在。假设期望的频道N，注意到相同的带内相对大的阻断器的存在，这在给定期望和非期望频道之间差异的大小情形下，导致潜在的大的动态范围以处理这些非期望的信号。
[0027]作为对比，参考图2B，在IF处理路径的窄带宽(近似为15 MHz而不是50 MHz)的情况下，因为将被处理的带取而代之仅可以包括3-4个频道，所以存在降低的动态范围需求。在实施例中，这导致降低的动态范围需求(例如，近似低8 dB)以及对应的缓和的IR需求(例如，还是8 dB)。此外，使用这种窄带宽体系结构，镜像抑制引擎可以校准到较小的带宽。如此，这些缓和的需求导致改进和简化的信号处理。
[0028]现在参考图3，所示的是依据又一个实施例的多调谐器体系结构的框图。如图3中所示，调谐器200是包括N个不同频道2151-215n的N频道调谐器，每个频道被配置成接收和处理引入的RF信号RFin。需要注意的是:调谐器200能够在单个半导体管芯上实现。如图3中所见，引入的RF信号被提供到分离器210，其把所述信号分离和提供到每个不同的频道。这个RF信号先前可以已由位于芯片外的LNA或由芯片上LNA (在图3中未示出)放大。出于在此讨论的目的，第一频道(频道I (215J)的组件被描述。可以理解的是:每个频道可以被相似地配置，不过在不同的频率带上操作。
[0029]在图3中所示的关于频道215i的信号处理路径的示例中，所示RF信号被首先提供到LNA 220lo所放大的信号又被提供到跟踪带通滤波器(BPF)ZSOp得到的滤波信号然后被耦合到混频器240i，其可以被配置为正交混频器，以把所述RF信号下变频到较低频率的信号(例如，IF信号)。如将在下面进一步描述的，混频器240i被配置成把所述RF信号与从时钟生成电路280接收的LO信号混合，在图3的实施例中，所述时钟生成电路包括单个频率合成器282以及多个内插分频器284，每个所述内插分频器可编程来为所述混频器的一个或多个对应频道生成LO信号。此外，时钟生成电路280包括控制电路(诸如，微控制器单元(MCU)或其他的控制逻辑(诸如，杂散管理逻辑)(未示出))，用以基于所述RF频率计算不同整数和内插分频器的分频器比。
[0030]仍然参考图3，来自混频器240i的较低的频率输出被提供到对应的PGA250n-250Q1。所放大的信号又可以被提供到对应的低通滤波器260n-260Q1。在实施例中，这些滤波器的带宽可以小于近似16 MHz。得到的滤波信号由可以被提供到对应的数字转换器270n-270Q1，其在实施例中能够被配置为ΛΣ调制器(DSM)。在实施例中，这些ADC可以在相对窄的带宽(例如，近似为15MHz)操作。通过提供窄带宽ADC，设计约束被缓和，能够实现与以上关于图1所讨论的实施例相比小且低的功率方案。与采用上述调谐器的情况一样，由所述ADC产生的数字输出可以被提供到另外的系统电路。尽管在图3实施例中以这种高的层面示出，但可以理解的是:范围在这方面不被限制。
[0031]现在参考图4，所示的是依据实施例的内插分频器布置的框图。如在图4中所示，时钟生成电路300包括频率合成器310。在实施例中，所述频率合成器可以是芯片上(或芯片外)的频率合成器，诸如，晶体振荡器或其他频率生成电路。如所见,频率合成器310生成VCO频率fva)，其被提供到多个频道32(^-320^出于讨论的目的，时钟生成电路的单个频道320i被详细讨论。可以理解的是:在特定的实现方式中，每个这种分频器可以被相似地配置(不过在操作时采用不同的分频比编程)。
[0032]通常，对于分频器比的整数部分，内插分频器使用整数分频器。然后分数部分通过对一个VCO周期进行内插而提供。因此，如果我们想要按5.375分频，则LO输出的边缘是在 5.375T, 10.75T, 16.125T, 21.5T, 26.875T, 32.25T, 37.625T, 43T，其中，T 是一个VCO时钟周期。因此，由内插器分频器提供的分数部分是0.375T, 0.75T, 0.125T, 0.5T,
0.875T, 0.25T, 0.625T和0，等等。在另一方面，所述分频器设置会是5T，5T, 6T (在
16.125T-10.75T 之间过渡)，5T, 5T, 6T (在 26.875T-32.25T 之间过渡)，5T, 6T (在
37.625T-43T之间过渡)，等等。所述分数部分可以由计数器采用0.375的步长大小来提供。而且每次所述计数器溢出时，所述分频器被配置为按6分频的分频器。
[0033]如所见，引入的固定VCO频率被提供到分频器322。在各种实施例中，这个分频器可以是被控制来按N或N+1分频的可控或可编程分频器，其中，N是可编程的数字，并且表示所述LO分频器比的整数部分。在特定的实施例中，N可以被编程在5和10之间。通常，分频器322进行操作来按这个值N分频所述VCO频率信号。然而，当接收来自计数器324的控制信号(其在实施例中是溢出信号)时，分频器322进行操作来按N+1分频所述VCO频率信号。因此，在操作中，多个分频循环(在此期间，按N分频)发生，并且一个或多个分频循环(在此期间，按N+1分频)发生。例如，在每8个循环中，将存在k个循环，对此所述分频器被配置为按(N+1)分频，并且还将存在(8-k)个循环，对此所述分频器被配置为按N分频。因此，总的分频器比是N+(k/8)，k=0, 1,2,..,7.
[0034]仍然参考图4，计数器324被配置成计数到由从MCU接收的步长信号设置的值。这个步长信号基于给定的RF频率。在操作中，计数器324生成三位输出计数值FRAC [2:0]。需要注意的是:计数器324由分频器322的输出时钟同步。这个分频器的输出被进一步提供到延迟元件325，其具有对应于VCO频率(Tv。。)的周期的延迟。
[0035]由分频器322输出的所分频的VCO频率信号和来自延迟元件325的所延迟的版本都被提供到内插器326，其在一个实施例中可以是多级相位内插器，该内插器在这两个时钟脉冲边缘之间进行内插以生成内插的输出信号。在图4的实施例中，这个内插的输出信号又被提供到另一个分频器，即按2分频的分频器328。
[0036]这个得到的LO频率信号被提供到给定频道的对应的混频器，因此使所接收的RF信号能够基于这个LO频率信号被下变频到给定(例如，IF)的频率。尽管在图4的实施例中以这种高层面示出，但可以理解的是其他的实现方式也是可能的。
[0037]现在参考图5,示出的是依据一个实施例的内插频率分频器的示意图。在图5所示的实施例中，分频器320被配置成从合成器310接收VCO频率。更具体地，分频器322可以包括多个可编程的分频器来为频率分频器生成期望的数量N。得到的所分频的VCO频率信号又被提供到延迟元件325和相位内插器326。
[0038]如所见，相位内插器326包括多个电流DAC，每个所述电流DAC都有特定加权值。在各种实施例中，相位内插器326被使用二进制加权的DAC实现为积分器的一部分。在特定的实施例中，16级内插器可以被提供。然而，对于大多数操作的情形，这个内插器被配置成作为8级内插器进行操作。
[0039]如所见，电流DAC耦合到电压由复位开关(由反相器329的输出触发)控制的积分电容器Cint，其由来自分频器322的所分频的VCO频率信号输出控制。每个电流DAC又经由延迟元件325接收一对时钟脉冲A和B和从计数器324接收相位计数值(其作为控制输入)。需要注意的是:这些时钟脉冲A和B具有参考时钟信号的一个周期的相对于彼此的延迟。换言之,时钟脉冲B延后时钟脉冲A —个参考时钟信号fin的单个周期。因此,相位内插器326在这两个时钟边缘之间进行内插。在所述内插器中有两个积分相位。在第一相位中，积分电容器被米用由DAC依据DAC输入字(word)提供的电流充电长达与所述参考时钟的一个周期相等的持续时间之久。然后，在第二相位期间，所述DAC提供满量程(full scale)电流。一旦积分电容器两端的电压达到阈值时，则电容器两端的电压被复位以使其准备下一次内插。因此，内插比用在第一积分相位期间由电流DAC提供的电流量加以确定(如图5中所见)。需要注意的是，相位内插器326的电流DAC使充电与分数电流相结合，以实现电压在积分电容器中被存储。在一个具有8级的相位内插器的实施例中，一对Ix电流DAC、单个2x电流DAC、和一个4x电流DAC可以被提供。得到的在电容器Cint中存储的电压在比较器327中被比较于阈值电压，该比较器的输出为附加的分频器328 (即按2分频的分频器)同步时钟，以便移除未被内插的边缘。
[0040]现在参考图6，所示的是依据实施例的图示使用内插分频器生成LO信号的时序图。如图6中所示的，LO信号(1ο2χ，其是图5的分频器328的输出)由引入的参考时钟信号(fin)产生，该参考时钟信号在图5的图示说明中是17 GHz的参考时钟信号。
[0041]图6中所示的图示说明具有执行来实现按5.25分频操作的操作。因为基于整数的分频器不能够执行分数的分频，所以如图5中的内插分频器能够实现期望的按比分频。如所见，分频器322的输出具有可变的比。即，按比分频以某种方式上从5变化到6，以致得到的被内插的值满足期望的按5.25的比的分频。
[0042]需要注意的是:与分频的频率信号f；ut —样，来自延迟元件325的时钟脉冲信号(a和b)也被提供为到相位内插器326的输入。在相位内插器326中,这个信号被反相和延迟以生成被提供到相位内插器的复位开关的复位信号。按比分频的控制又通过相位控制信号的输入进行，所述相位控制信号又被传播以控制相位内插器326的电流DAC的加权。单独电流DAC的输出经由相位内插器326的积分电容器求和以生成积分电压(Vint)。
[0043]然后，这个积分电压在比较器327中被比较于阈值电压(Vth)，以因此生成又时钟同步分频器328的比较输出，从而生成所实现的LO信号。尽管采用这个特定的示例示出，但可以理解的是:不同的示例以及不同值能够被用于适应其他分频比。
[0044]需要注意的是:因为内插器DAC积分非线性度(INL)(其由于DAC单位单元失配电流以及控制DAC单元的切换的块路径中的失配引起)，所以相位杂散在内插分频器中被引入是可能的。然而，我们能够证明的是:所生成的杂散总是在M/8*fvco/(N+M/8)=M*L0/2的谐频处。因此，假定在内插器之后有两个按2分频的分频器，一个紧随所述内插器之后以移除非内插的边缘，以及另一个分频器在混频器中，使得所述LO信号是L0=(fVCO/(N+M/8))/4。
[0045]在UHF频率处，对于M=l，3，5，7，所述杂散被置位在半LO频率处。用于UHF频道的接收器信号处理路径中的跟踪滤波器为LO频率的处的阻断器提供至少20dB的衰减。对于UHF以下的频率，所述接收器可以切换到N相位混频器(其中，N是从8-12-16-20-24中选择的偶数)，在此处由于额外的按2分频的分频器的存在，所述杂散消失。
[0046]因此，内插分频器进行操作，使得分频按照用于某一数量的参考时钟信号(对应于给定数量的分频器循环)的第一整数比进行，并且然后分频按照用于不同数量的参考时钟信号(对于单个分频器循环)的第二整数比进行。因此，结果是参考时钟信号的一个周期的内插，以获得期望的输出时钟信号，其可以是按照分数量的分频。需要注意的是:内插器使边缘过渡能够在需要时在参考周期的分数比处发生。否则，其分频器值在用于某个数量的参考循环的N和N+1之间改变的分频器仍然会实现分数分频器，但输出会具有许多杂散，因为许多边缘不会处在恰当的时刻。
[0047]在实施例中，内插分频器可以具有低的分辨率，使得设计的约束被缓和，以及低功率、低复杂性的分频器被实现。尽管范围在这方面不被限制，但在实施例中，8级的内插器可以被提供。此外，所述分辨率可以被保持为低的，以阻止杂散更靠近所述LO载频。例如，切换到16级内插器会导致所述杂散位于M/16*fvco/ (N+M/16) = M*L0/4，其会导致UHF频道的杂散移动到更靠近LO (对于M=l，在L0/4的偏移处)。于是，因为跟踪滤波器会为所述阻断器提供较少的衰减，所以这会使L0/4偏移频率处的非期望信号与期望信号的功率比(U/D)性能降低。然而，如以下进一步讨论的，为了处理某种模拟信号的接收，16级内插器(其仍然具有相对低的功率和低的复杂性)被提供。然而，为了数字信号接收和处理以及许多模拟信号的接收和处理，16级内插器能够被配置成作为8级内插器操作。
[0048]此外，通过使用依据实施例的内插分频器，对于给定的、期望的接收频道，固定的分频比例被确立。即，尽管所述内插分频器执行一系列的多个的按N分频的操作和一系列的按N+1分频的操作，但得到的输出具有固定的分频比。
[0049]而且，由于内插分频器的操作而生成的任何杂散被布置在特定的位置，该位置可以离关注的频率非常远。例如，如在此描述的，实施例使LO杂散的位置能够在关注频率带的外面(离关注的频道很远)并且离给定的LO频率很远。例如，如在此描述的，对于甚至生成杂散的内插分频器比，所述杂散的位置可能处于远离期望的频率频道的200-400 MHz之间，并且如此，由于所述杂散与LO载频很接近，所以这些杂散的影响能够采用由跟踪滤波器提供的阻断器衰减容易地管理。即，在各种实施例中，与其由于分频比例的持续变化而引起噪声能量的展开，到不如在这里提供用于给定期望频道的固定的分频比，以使在内插分频器中生成的杂散被设置在特定且已知的频率位置，该频率位置离期望的信号频道很远。由于其位置相对于所述LO载频很近，所以这种杂散不会使调谐器的阻断器处理能力降低。
[0050]需要注意的是:用于给定内插分频器的固定分频比被改变的唯一时间是在改变到期望频道时，诸如，当用户为调谐选择新的电视频道时。
[0051]为了保持分频器杂散远离LO载频，内插级是最小化的数。8级内插器提供2x2x(5，5.125，5.250等)的分频器比。因此，有效的总分频器值变为20，20.5, 21，21.5等坐寸ο
[0052]现在参考表1，所示的是依据实施例的用于单个频率合成器的多调谐器体系结构的LO分频器设置的示例性列表。如所见，各种内插分频器比针对给定的参考时钟信号(对应于VCO频率)而提供。总分频比N又通过如下方式实现:在内插分频器的端部处的内部按2分频分频器和耦合到内插分频器输出的附加按2分频的分频器。如在表I中所见，仅那些具有1/8值设置的内插分频器比输出LO杂散。而且需要注意的是:这些LO杂散在L0/2的已知位置，使得由于其位置相对于所述LO载频很近，所以杂散不会使调谐器的阻断器处理能力降低。
[0053]

【权利要求】
1.一种设备，包括: 分离器，用于接收射频RF信号并且把所述RF信号提供到多个频道，其中所述多个频道中的每一个包括: 第一放大器，用于放大所述RF信号； 混频器，用于使用本地振荡器LO信号把所放大的RF信号下变频到第二频率信号，多个频道中的每一个被配置成接收不同的LO信号； 第一滤波器，用于对下变频的第二频率信号滤波； 数字转换器，用于对下变频的第二频率信号数字化；以及 时钟生成电路，包括生成参考时钟信号的频率合成器；以及多个内插分频器，所述多个内插分频器中的每一个接收所述参考时钟信号，并且从其中生成对应的LO信号，并且把对应的LO信号提供到所述多个频道中的至少一个的混频器。
2.如权利要求1所述的设备，其中，所述设备包括在单个半导体管芯上配置的多调谐器电路。
3.如权利要求1所述的设备，其中，所述时钟生成电路包括耦合到内插分频器的控制器，其中所述控制器将控制由内插分频器输出的LO信号的值，以导致所放大的RF信号到基本上围绕DC的窄带信 号的下变频，其中所述内插分频器的分辨率被限制成使所述内插分频器中产生的杂散被维持远离所述LO信号。
4.如权利要求1所述的设备，其中，响应于所述RF信号，所述时钟生成电路将把第一内插分频器配置成在固定的分频比操作。
5.如权利要求1所述的设备，其中，所述多个频道中的每一个进一步包括:耦合在第一放大器和混频器之间的第二滤波器。
6.如权利要求5所述的设备，其中，所述多个频道中的每一个进一步包括:耦合在混频器和第一滤波器之间的第二放大器。
7.如权利要求6所述的设备，其中，所述第二滤波器包括跟踪带通滤波器，以及所述第一滤波器包括低通滤波器。
8.如权利要求1所述的设备，其中，所述数字转换器包括窄带低通德耳塔-西格马调制器。
9.如权利要求1所述的设备，其中，所述内插分频器包括: 可控分频器，用于接收所述参考时钟信号，并且生成分频信号； 延迟元件，用于接收分频的时钟信号，并且提供延迟的分频时钟信号； 内插器，用于接收分频时钟信号和延迟的分频时钟信号，并且把所述分频时钟信号和所述延迟的分频时钟信号内插到第三频率信号中；以及 第二分频器，用于把所述第三频率信号分频，以获得L02x信号。
10.如权利要求9所述的设备，其中，所述内插分频器进一步包括:计数器，将由所述分频时钟信号时钟同步，并且生成将被提供到可控分频器的控制信号，其中所述控制信号将使所述可控分频器把所述分频比从N改变到N+1。
11.如权利要求9所述的设备，其中，所述内插器包括: 多个电流数模转换器DAC ；以及 电容器，用于对所述多个电流DAC电路的输出求积分。
12.如权利要求11所述的设备，其中，所述第二分频器包括: 比较器，用于把电容器的积分电压与阈值电压相比较；以及 第二延迟元件，由所述比较器的输出时钟同步。
13.如权利要求1所述的设备，其中，响应于对第一模拟频道的用户请求，在下变频的第二频率信号基本上下降到DC周围时，所述内插分频器中的至少一个作为M级内插器操作；并且响应于对数字频道的用户请求，所述至少一个内插分频器被配置成作为M/2级内插器操作。
14.一种系统,包括: 具有第一半导体管芯的集成电路IC多调谐器电路，包括接收和处理射频RF信号以输出第一数字化信号的第一调谐器，以及接收和处理所述RF信号以输出第二数字化信号的第二调谐器； 时钟生成电路，包括生成参考时钟信号的单个频率合成器；以及多个内插分频器，均包括具有M级分辨率的内插器，多个内插分频器中的每一个接收所述参考时钟信号，并且从其中依据固定的分频比生成对应的LO信号，并且把对应的LO信号提供到第一和第二调谐器中的一个，其中，对应的内插器被配置成:当期望的频道是数字频道时作为M/2级内插器操作，并且当期望的频道是模拟频道时作为M级内插器操作；以及解调器，被耦合以接收和解调第一和第二数字化信号。
15.如权利要求14所述的系统，其中，第一调谐器进一步包括: 第一放大器，用于放大所述RF信号； 混频器，用于使用对应的LO信号把所放大的RF信号下变频到第二频率信号； 第一滤波器，用于对下变频的第二频率信号滤波；以及 数字转换器，用于对下变频的第二频率信号数字化。
16.如权利要求15所述的系统，其中，所述时钟生成电路包括:耦合到多个内插分频器的控制器，其中，所述控制器将控制由第一内插分频器输出的LO信号的值，以导致所放大的RF信号到基本上围绕DC的窄带信号的下变频，其中，所述内插分频器的分辨率被限制成使所述内插分频器中产生的杂散被维持远离所述LO信号。
17.一种方法，包括: 响应于调谐到对应于数字频道的期望频道的请求，把在单个半导体管芯上集成的电视调谐器的时钟生成电路的内插分频器配置为M/2级内插器； 控制所述内插分频器，以依据固定的分频比从参考时钟信号中生成本地振荡器LO信号，并且把所述LO信号提供到电视调谐器的多个调谐器中的第一调谐器；以及使用所述LO信号在第一调谐器中下变频和处理所述RF信号。
18.如权利要求17所述的方法，进一步包括:响应于调谐到对应于模拟频道的第二期望频道的请求，把内插分频器配置为M级内插器。
19.如权利要求18所述的方法，进一步包括:确定来自模拟频道的下变频信号是否会基本上围绕DC，并且如果这样，则把内插分频器配置为M级内插器。
20.如权利要求19所述的方法，进一步包括:否则，把内插分频器配置为M/2级内插器。
【文档编号】H04N5/44GK104052947SQ201410091782
【公开日】2014年9月17日 申请日期:2014年3月13日 优先权日:2013年3月13日
【发明者】M.H.科罗格卢, A.L.科班 申请人:硅实验室公司