锁存器和分频器的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别是涉及一种锁存器和分频器。
【背景技术】
[0002]随着通信技术的发展，基于razavi结构锁存器实现的高速分频器，由于其具有速度快和带宽宽的优点，得到了广泛的应用。
[0003]二分频的高速分频器电路由两级锁存器构成，其中任一锁存器均为另一锁存器的后级单元。
[0004]但是，现有技术中的高速二分频器电路的锁存器在控制端输入的控制信号为低电平时，不论是在静态工作条件下，还是在动态工作条件下，均存在着电源到地线之间的电流通路。由上可知，现有技术中应用于高速分频器电路的锁存器存在着功耗较大的问题。
【发明内容】
[0005]本发明实施例解决的是如何降低高速二分频器电路的锁存器在静态和动态工作条件下的功耗。
[0006]为解决上述问题，本发明实施例提供了一种锁存器，所述锁存器包括:
[0007]包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元，以及输入前馈控制单元，其中:
[0008]所述第一逻辑单兀具有第一控制端、第一输入端和第一输出端；
[0009]所述第二逻辑单元具有第二控制端、第二输入端和第二输出端；
[0010]所述输入前馈控制单元，适于根据输入所述第一输入端和第二输入端的输入信号，控制所述第一逻辑单元或者所述第二逻辑单元中电流通路的关闭。
[0011]可选地，所述输入前馈控制单元包括第一控制子单元、第二控制子单元、第三控制子单元和第四控制子单元中至少一种，其中:
[0012]所述第一控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为低电平和高电平时，关闭所述第一逻辑单元中的电流通路；
[0013]所述第二控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为高电平和低电平时，关闭所述第二逻辑单元中的电流通路。
[0014]可选地，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；其中:
[0015]所述第一晶体管和所述第二晶体管的源端分别与地线耦接，所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接，所述第一晶体管的漏端分别与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接，所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接，所述第三晶体管、所述第四晶体管、第五晶体管和所述第六晶体管的源端与电源耦接。
[0016]可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中:
[0017]所述第七晶体管的源端与所述第一晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。
[0018]可选地，所述第一控制子单元还包括第八晶体管，所述第八晶体管均为NMOS管，其中:
[0019]所述第八晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第二输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。
[0020]可选地，所述第七晶体管和所述第八晶体管的源端耦接在一起。
[0021]可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中:
[0022]所述第七晶体管的源端与所述地线耦接，栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接。
[0023]可选地，所述第一控制子单元还包括第八晶体管，所述第八晶体管均为NMOS管，其中:
[0024]所述第八晶体管的源端与所述地线耦接，栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接。
[0025]可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为PMOS管，其中:
[0026]所述第七晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。
[0027]可选地，所述第二控制子单元还包括第八晶体管，所述第八晶体管为PMOS管，其中:
[0028]所述第八晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第一输出端耦接。
[0029]可选地，所述第七晶体管和所述第八晶体管的漏端耦接在一起。
[0030]可选地，所述第二控制子单元包括第七晶体管，所述第七晶体管为PMOS管，其中:
[0031]所述第七晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接。
[0032]可选地，所述第二控制子单元还包括第八晶体管，所述第八晶体管为PMOS管，其中:
[0033]所述第八晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接。
[0034]可选地，所述第二控制子单元包括第九晶体管，所述第九晶体管为NMOS管，其中:
[0035]所述第九晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。
[0036]可选地，所述第一控制子单元还包括第十晶体管，所述第十晶体管均为NMOS管，其中:
[0037]所述第十晶体管的源端与所述第一晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。
[0038]可选地，所述第九晶体管和所述第十晶体管的源端耦接在一起。
[0039]可选地，所述第一控制子单元包括第九晶体管，所述第九晶体管为NMOS管，其中:
[0040]所述第九晶体管的源端与所述地线耦接，栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接。
[0041]可选地，所述第二控制子单元还包括第十晶体管，所述第十晶体管均为NMOS管，其中:
[0042]所述第十晶体管的源端与所述地线耦接，栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接。
[0043]可选地，所述第二控制子单元包括第九晶体管，所述第九晶体管为PMOS管，其中:
[0044]所述第九晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。
[0045]可选地，所述第二控制子单元还包括第十晶体管，所述第十晶体管为PMOS管，其中:
[0046]所述第十晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第二输出端耦接。
[0047]可选地，所述第九晶体管和所述第十晶体管的漏端耦接在一起。
[0048]可选地，所述第二控制子单元包括第九晶体管，所述第九晶体管为PMOS管，其中:
[0049]所述第九晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接。
[0050]可选地，所述第二控制子单元还包括第十晶体管，所述第十晶体管为PMOS管，其中:
[0051]所述第十晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接。
[0052]本发明实施例还提供了一种分频器，其特征在于，包括上述的锁存器，其中，所述两个锁存器中任一锁存器的第一输入端和第二输入端分别与另一锁存器的第一输出端和第二输出端。
[0053]与现有技术相比，本发明的技术方案具有以下的优点:
[0054]由于采用输入前馈控制单元根据第一输入端和第二输入端输入的差分信号控制耦接在电源的地线之间的电流通路的关闭，因此，可以消除锁存器在静态工作条件下的功耗，并同时降低动态工作条件下的动态功耗。
【附图说明】
[0055]图1是现有技术中的一种分频器的结构示意图；
[0056]图2是图1所示的分频器中的一种锁存器的结构示意图；
[0057]图3是本发明实施例中的一种锁存器的框架结构示意图；
[0058]图4是本发明实施例中的一种输入前馈控制单元的结构示意图；
[0059]图5是本发明实施例中的一种锁存器的电路结构示意图；
[0060]图6是本发明实施例中的又一种锁存器的电路结构示意图；
[0061]图7是本发明实施例中的又一种锁存器的电路结构示意图；
[0062]图8是本发明实施例中的又一种锁存器的电路结构示意图；
[0063]图9是本发明实施例中的又一种锁存器的电路结构示意图；
[0064]图10是本发明实施例中的又一种锁存器的电路结构示意图；
[0065]图11是本发明实施例中的又一种锁存器的电路结构示意图；
[0066]图12是本发明实施例中的又一种锁存器的电路结