抗单粒子翻转的自恢复锁存器的制造方法
【技术领域】
[0001]本发明涉及抗辐射集成电路设计领域，使用三模互锁结构及CWSP单元电路构成加固锁存器设计，实现对单粒子翻转的完全容忍，并能实现存储逻辑状态的自恢复功能，具体为一种抗单粒子翻转的自恢复锁存器。
【背景技术】
[0002]随着集成电路工艺技术的发展，集成电路的特征尺寸和工作电压不断下降，电路节点的关键电荷也在不断减小。集成电路对宇宙射线中子或α粒子引发的瞬态故障愈发敏感。高能粒子轰击所诱发的单粒子翻转(single event upset SEU)愈发严重，在纳米工艺下单粒子翻转已经成为影响集成电路可靠性的主要问题。
[0003]锁存器是一种基本的时序元件，锁存器的单粒子翻转加固设计，对于提高集成电路的可靠性具有重要的意义。目前针对锁存器的抗辐射加固设计主要存在以下两个缺点，一是很多加固锁存器设计都存在未加固的节点，其不能实现对单粒子翻转的完全容忍，无法适用于高可靠性的系统；二是很多加固锁存器设计由于不具有自恢复功能，不能适用于门控时钟电路。
【发明内容】
[0004]本发明的目的是克服现有抗辐射加固锁存器设计中存在的不足，提供一种抗单粒子翻转的自恢复锁存器，该锁存器实现对单粒子翻转的完全容忍，并且具有自恢复功能，可以很好的适用于门控时钟电路。
[0005]本发明采用的技术方案是:
抗单粒子翻转的自恢复锁存器，包括三个传输门、三个钟控反相器、四个CWSP单元；所述的三个传输门依次为第一传输门(11)、第二传输门(12)、第三传输门(13);三个钟控反相器依次为第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23);四个CWSP单元依次为第一 CWSP单元(31)、第二 CWSP单元(32 )、第三CWSP单元(33 )、第四CWSP单元
(34);每个CWSP单元电路内均含有两个信号输入端口和一个信号输出端口，依次为第一信号输入端INl、第二信号输入端IN2和信号输出端OUT ；
其中，第一传输门(11)的信号输入端为本锁存器的数据输入端，第一传输门(11)的信号输出端分别与第一 CWSP单元(31)的第一信号输入端、第二 CWSP单元(32)的第一信号输入端、第三钟控反相器(23)的信号输出端相连接；第二传输门(12)的信号输入端为本锁存器的数据输入端，第二传输门(12)的信号输出端分别与第一 CWSP单元(31)的第二信号输入端、第三CWSP单元(33)的第一信号输入端、第二钟控反相器(22)的信号输出端相连接；第三传输门(13)的信号输入端为本锁存器的数据输入端，第三传输门(13)的信号输出端分别与第二 CWSP单元(32)的第二信号输入端、第三CWSP单元(33)的第二信号输入端、第一钟控反相器(21)的信号输出端相连接；第一 CffSP单元(31)的信号输出端分别与第一钟控反相器(21)的信号输入端、第四CWSP单元(34)的第一信号输入端相连接；第一钟控反相器(21)的信号输出端分别与第二 CWSP单元(32)的第二信号输入端、第三CWSP单元
(33)的第二信号输入端相连接；第二 CWSP单元(32)的信号输出端分别与第二钟控反相器
(22)的信号输入端、第四CWSP单元(34)的第二信号输入端相连接；第二钟控反相器(22)的信号输出端分别与第一 CWSP单元(31)的第二信号输入端、第三CWSP单元(33)的第一信号输入端相连接；第三CWSP单元(33)的信号输出端与第三钟控反相器(23)的信号输出端相连接；第三钟控反相器(23)的信号输出端分别与第一 CWSP单元(31)的第一信号输入端、第二 CWSP单元(32)的第一信号输出端相连接；第四CWSP单元(34)的信号输出端为本锁存器的数据输出端；
所述的第一传输门(11)、第二传输门(12)、第三传输门(13)具有相同的时钟；第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23)具有相同的时钟。
[0006]本发明的有益效果在于:
本发明通过三模互锁的电路结构和CWSP单元实现对单粒子翻转的完全容忍，同时使锁存器具有自恢复功能，可以很好的适用于门控时钟电路，克服了现有大多数加固锁存器不能实现对单粒子翻转的完全容忍和不适用于门控时钟的缺陷。本发明所提出的加固锁存器可以有效的解决单粒子翻转对集成电路的影响，同时所提出的加固锁存器具有电路结构简单、可靠性高、面积开销和功耗开销小的优点。
【附图说明】
[0007]为了更好的阐述本发明的目的、技术方案及优点，下面结合附图对本发明进一步说明。
[0008]图1是本发明所述的抗单粒子翻转的自恢复锁存器电路原理图。
[0009]图2是CWSP单元电路原理图。
[0010]图3是CWSP单元电路的真值表。
【具体实施方式】
[0011]本发明所提出的抗单粒子翻转的自恢复锁存器，电路结构如图1所示，其包括三个传输门、三个钟控反相器、四个CWSP单元；所述的三个传输门依次为第一传输门11、第二传输门12、第三传输门13 ;三个钟控反相器依次为第一钟控反相器21、第二钟控反相器22、第三钟控反相器23 ;四个CWSP单元依次为第一 CWSP单元31、第二 CWSP单元32、第三CWSP单元33、第四CWSP单元34 ;每个CWSP单元电路内均含有第一信号输入端、第二信号输入端和信号输出端；
其中，第一传输门11的信号输入端为本锁存器的数据输入端，第一传输门11的信号输出端分别与第一 CWSP单元31的第一信号输入端、第二 CWSP单元32的第一信号输入端、第三钟控反相器23的信号输出端相连接；第二传输门12的信号输入端为本锁存器的数据输入端，第二传输门12的信号输出端分别与第一 CWSP单元31的第二信号输入端、第三CWSP单元33的第一信号输入端、第二钟控反相器22的信号输出端相连接；第三传输门13的信号输入端为本锁存器的数据输入端，第三传输门13的信号输出端分别与第二 CWSP单元32的第二信号输入端、第三CWSP单元33的第二信号输入端、第一钟控反相器21的信号输出端相连接；第一 CWSP单元31的信号输出端分别与第一钟控反相器21的信号输入端、第四CWSP单元34的第一信号输入端相连接；第一钟控反相器21的信号输出端分别与第二 CWSP单元32的第二信号输入端、第三CWSP单元33的第二信号输入端相连接；第二 CWSP单元32的信号输出端分别与第二钟控反相器22的信号输入端、第四CWSP单元34的第二信号输入端相连接；第二钟控反相器22的信号输出端分别与第一 CWSP单元31的第二信号输入端、第三CWSP单元33的第一信号输入端相连接；第三CWSP单元33的信号输出端与第三钟控反相器23的信号输出端相连接；第三钟控反相器23的信号输出端分别与第一 CWSP单元31的第一信号输入端、第二 CWSP单元32的第一信号输出端相连接；第四CWSP单元34的信号输出端为本锁存器的数据输出端；第一传输门11、第二传输门12、第三传输门13具有相同的时钟；第一钟控反相器21、第二钟控反相器22、第三钟控反相器23具有相同的时钟。
[0012]图2所示的是CWSP单元电路原理图。CWSP单元由第一 PMOS管MP1、第二 PMOS管MP2、第一匪OS管丽I和第二匪OS管丽2组成；其中，
第一 PMOS管MPl的栅极与第一 NMOS管MNl的栅极相连接，第一 PMOS管MPl的栅极与第一 NMOS管丽I栅极之间的节点为CWSP单元电路的第一信号输入端皿；第一 PMOS管MPl的漏极与第二 PMOS管MP2的源极相连接；第二 PMOS管MP2的栅极与第二 NMOS管MN2的栅极相连接，第二 PMOS管MP2的栅极与第二 NMOS管丽2栅极之间的节点为CWSP单元电路的第二信号输入端IN2 ;第二 PMOS管MP2的漏极与第一 NMOS管丽I的漏极相连接，第二PMOS管MP2的漏极与第一 NMOS管丽I的漏极之间的节点为CWSP单元电路的信号输出入端OUT ;第一 NMOS管MNl的衬底接地；第一 NMOS管MNl的源极与第二 NMOS管MN2的漏极相连接，第二 NMOS管MN2的源极以及第二 NMOS管MN2的衬底均接地；第一 PMOS管MPl的源极、第一 PMOS管MPl的衬底和第二 PMOS管MP2的衬底分别与电源VDD相连接。
[0013]图3是图2所示的CWSP单元电路的真值表。
[0014]CffSP单元是通过复制反相器电路来实现的，CffSP单元包括两个信号输入端、一个信号输出端；依次为第一信号输入端IN1、第二信号输入端IN2、信号输出端OUT。如果CWSP单元的第一信号输入端和第二信号输出端的逻辑值相同，此时CWSP单元实现输出对输入逻辑取反的功能；如果CWSP的第一信号输入端和第二信号输入端的逻辑值不同，此时CSWP单元进入高阻态，输出保持不变。
[0015]下面对本发明所提出的锁存器的工作原理进行说明，具体的工作原理如下:
当CLK为高电平，该锁存器处于透明模式，其中第一传输门11、第二传输门12、第三传输门13打开；第一钟控反相器21、第二钟控反相器22、第三钟控反相器23关闭。该锁存器的数据输入端D端口输入的数据通过第一传输门11分别到达第一 CWSP单元31的第一信号输入端、第二 CWSP单元32的第一信号输入端；通过第二传输门12分别到达第一 CWSP单元31的第二信号输入端、第三CWSP单元33的第一信号输入端；通过第三传输门13分别达到第二 CWSP单元32的第二信号输入端、第三CWSP单元33的第二信号输入端。数据经过第一 CWSP单元31、第二 CWSP单元32、第三CWSP单元33后，由第一 CWSP单元31的信号输出端到达第四CWSP单元34的第一信号输入端，由第二 CWSP单元32的信号输出端到达第四CWSP单元34的第二信号输入