一种抗单粒子翻转的d触发器的制造方法
【专利摘要】本发明公开了一种抗单粒子翻转的D触发器，由主从两级锁存器(Latch)串联而成，主从锁存器的结构完全相同，Latch的内核不再是首尾相连的两个反相器，而是由6个PMOS晶体管P1～P6和6个NMOS晶体管N1～N6构成。在该Latch内核的基础上，通过增加带时钟控制的晶体管即可构成本发明的主Latch或从Latch。与传统的三模冗余技术相比，本发明不仅节约了一个选举电路的面积开销，还消除了选举电路带来的单粒子敏感性问题。同时，本发明中的D触发器在存储数值0时单粒子敏感性更低、抗单粒子翻转能力更强。由于实际应用中很多触发器需要长时间保持同一数值，因而本发明对进一步提高这类触发器的抗单粒子翻转能力具有重要意义。
【专利说明】
一种抗单粒子翻转的D触发器
技术领域
[0001] 本发明涉及集成电路领域中触发器，尤其指辐射环境下抗单粒子翻转的D触发器。
【背景技术】
[0002] 宇宙空间中存在大量高能粒子(质子、重离子等）和高能射线。集成电路中的时序 单元，如触发器，受到这些高能粒子和射线的轰击后，会产生单粒子翻转（Single Event Upset,简称SEU)。单粒子翻转的产生会产生软错误，从而使得集成电路运算出错。随着工艺 尺寸的持续缩减，集成电路晶体管密度持续增加，多个晶体管同时受到单粒子轰击的概率 大大提升，并且晶体管本身尺寸的缩减使得表示器件状态的临界电荷持续降低，这给纳米 尺度下触发器设计带来极大的挑战。一方面，多个晶体管同时受轰击引发的多节点电荷收 集会带来单粒子多位翻转(Multiple Cell Upset，简称MCU);另一方面，同时多节点电荷收 集使得很多传统的触发器加固设计技术（如双互锁单元]^ual interlocked @11(简称 DICE)等)加固效果大大削弱。因而在纳米尺度下，设计新型的高可靠的抗单粒子翻转触发 器电路显得很有必要。
[0003] 普通D触发器如图1所示，由主从两级锁存器(Latch)串联而成，记为主Latch和从 Latch，主Latch和从Latch的逻辑结构一样，均如图2 (a)所示，由2个带时钟控制的输入反相 器Invl和反馈反相器Inv2、以及1个不带时钟控制的反相器(记为第三反相器Inv3)构成。输 入反向器的输入端接收数据信号D，输出端与节点MN相连，另有两个时钟输入端分别接收时 钟信号CLK和从功能的角度来看，如图2(b)所示，反馈反相器Inv2和第三反相器Inv3 首尾相连构成普通D触发器中Latch的存储结构或者Lacth的内核，第三反相器Inv3的输入 端连接节点MN，节点MN与输入反相器Invl的输出端相连，第三反相器Inv3的输出端连接节 点Μ和反馈反相器Inv2的输入端，节点Μ实际上直接连接到Latch的输出Q;反馈反相器Inv2 的输入端与节点Μ相连，输出端与节点MN相连，另有两个时钟输入端分别接收时钟信号CLK 和 CLK。
[0004] 第三反相器的实现如图3(a)所示，由一个PM0S晶体管PQ和一个NM0S晶体管No组成， 其中PM0S晶体管和匪0S晶体管的漏极相连构成反相器的输出端Y，而PM0S晶体管和匪0S晶 体管的栅极相连构成反相器的输入端A;PM0S晶体管的源极连接到电源VDD上，而匪0S晶体 管的源极连接到地VSS上。如图3(b)-(d)所示，带时钟控制的输入反相器或反馈反相器则由 2个PM0S晶体管PjPP2以及2个匪0S晶体管仏和仏组成，有3种实现方式。纵观这3种实现形 式，它们均是在图3(a)所示的第三反相器（由PM0S晶体管Pi和匪0S晶体管仏构成）的基础上 添加一个时钟控制的PM0S晶体管P2和一个时钟控制的NM0S晶体管N2;而其增加的晶体管或 者如图3 (b)-(c)所示以串联的方式相连，或者如图3(d)所示以传输门（Transmission Gate，TG)的形式连接在反相器的输出端。传输门是由一个PM0S晶体管和一个NM0S晶体管组 成，其中PM0S晶体管与NM0S晶体管的源极相互连接、漏极也相互连接，而各自的栅极由外部 控制信号来控制源极到漏极的通断。值得注意的是，带时钟控制的输入反相器中时钟信号 与带时钟控制的反馈反相器中时钟信号相位差为180度。也就是说，当带时钟控制的输入反 相器中PMOS晶体管P2的栅极连接到某外部信号CLK时，带时钟控制的反馈反相器中PMOS晶 体管P2的栅极连接到由CLK信号经一反相器产生CLK的非信号(）上。
[0005] T.Calin等人在IEEE Transaction on Nuclear Science(IEEE原子能科学学报） 上发表的"Upset hardened memory design for submicro CMOS Technology"（亚微米 CMOS工艺中抗翻转加固的存储单元设计）（1996年12月第6期第43卷，第2874-2878页）首次 提出了DICE结构，该结构采用双互锁的形式，在微米和亚微米工艺下能有效抑制单粒子翻 转，因而到目前为止DICE结构广泛应用触发器加固设计。然而在纳米工艺下，N.Gaspard等 人在IEEE Transaction on Nuclear Science(IEEE原子能科学学报）上发表的 "Technology scaling com-parison of flip-flop heavy-ion single event upset cross sections"（重离子辐射环境下触发器单粒子翻转截面受工艺缩减因素的影响比较） (2013年12月第6期第60卷，第4368-4373页）指出DICE触发器相对D触发器的加固效果急剧 下降，DICE触发器和D触发器的单粒子翻转截面由原来相差1~2个数量级变成了仅相差1.2 ~5倍。在纳米CMOS工艺下，目前被广泛采用的触发器设计方案还有三模冗余加固的D触发 器，如Y.He等人在Science China Information Sciences(中国科学信息科学）上发表的 "Comparison ofheavy-ion induced SEU for D-and TMR-flip-flop designs in 65nm bulk CMOS technology"（65纳米CMOS工艺下D触发器及其三模冗余设计的重离子单粒子翻 转比较）（2014年10月第10期第57卷，第102405:1-7页）指出三模冗余技术对抑制单粒子翻 转非常有效，然而三模冗余在65纳米工艺下翻转截面也仅仅减少了约一个数量级，并且三 模冗余技术引入的选举电路本身也是单粒子敏感的。
[0006] 工艺尺寸缩减到65nm及其以下工艺中，集成电路中电荷共享诱发的单粒子多节点 电荷收集已经成为一种普遍现象。一方面，目前的加固D触发器越来越难以避免单粒子多节 点电荷收集所带来的单粒子翻转，以致于不能满足辐射环境下抗单粒子翻转的需求;另一 方面，传统的D触发器三模冗余加固技术虽然能很好地抑制单粒子翻转，但是无法避免三模 冗余所需的选举电路所带来的单粒子翻转并需要4倍(含选举电路的面积）以上的面积开 销。如何减少加固D触发器的单粒子翻转截面，进而提升D触发器抗单粒子翻转能力是本领 域技术人员极为关注的技术问题。
【发明内容】
[0007] 本发明要解决的技术问题是:针对现有加固D触发器不能满足辐射环境下抗单粒 子翻转的需求、传统的D触发器三模冗余加固技术无法避免选举电路所带来的单粒子翻转 且面积开销大的问题，提供一种抗单粒子翻转的D触发器，抗单粒子翻转能力更强，且有效 降低三模冗余加固技术的面积开销，消除了选举电路带来的单粒子敏感性问题。
[0008] 本发明的技术方案是:本发明中D触发器由主从两级锁存器(Latch)串联而成，主 从锁存器的结构完全相同，不过该Latch与普通D触发器中的Latch不完全相同，其中Latch 的内核不再是首尾相连的两个反相器，而是如图4所示，由6个PMOS晶体管P1~?6和6个匪03 晶体管N1~N6构成。如图4所示，N1的漏极与P1的漏极、节点MN1相连，并连接到P2和N4的栅 极上，N1的栅极与N2的漏极相连;N2的漏极与P2的漏极、节点Ml相连，并连接到P3与N1的栅 极上，N2的栅极与N5的漏极相连;N3的漏极与P3的漏极、节点丽2相连，并连接到P4和N6的栅 极上，N3的栅极与N4的漏极相连;N4的漏极与P4的漏极、节点M2相连，并连接到P5和N3的栅 极上，N4的栅极与N1的漏极相连;N5的漏极与P5的漏极、节点丽3相连，并连接到P6与N2的栅 极上，N5的栅极与N6的漏极相连;N6的漏极与P6的漏极、节点M3相连，并连接到P1和N5的栅 极上，N6的栅极与N3的漏极相连。P1的栅极与N6的漏极相连，P1的漏极与N1的漏极相连;P2 的栅极与N1的漏极相连，P2的漏极与N2的漏极相连;P3的栅极与N2的漏极相连，P3的漏极与 N3的漏极相连;P4的栅极与N3的漏极相连，P4的漏极与N4的漏极相连;P5的栅极与N4的漏极 相连，P5的漏极与N5的漏极相连;P6的栅极与N5的漏极相连，P6的漏极与N6的漏极相连。6个 PMOS晶体管P1~P6的源极均接电源VDD;6个NMOS晶体管N1~N6的源极均接地VSS。
[0009]在图4所示内核的基础上，通过增加带时钟控制的晶体管等即可构成本发明的主 Latch或从Latch。本发明D触发器中主Latch仍与从Latch完全相同。如图5所示，主Latch的 数据输入D通过3个带时钟控制的输入反相器分别连接到Latch内核中的节点MNUMN2和 丽3,而Latch内核节点Ml、M2和M3处只需按照现有技术中带时钟控制的反相器那样（如图3 (b)-(c)所示的串联方式，或图3(d)所示传输门方式)各增添一个由时钟控制的PM0S和NM0S 晶体管即可，最终主Latch的Ml或M2或M3节点中的任意一个节点连接到从Latch的数据输入 D，而从Latch的Ml或M2或M3节点中的任意一个节点即为本发明D触发器的数据输出Q。
[0010]图5-图7是本发明D触发器中主(或从)Latch的3种具体实现形式。
[0011]图5所示Latch采用了图3(b)所示实现方式，PM0S晶体管P2、P4和P6的源极各自通 过一个由时钟信号控制的PM0S晶体管（即P7、P8和P9)连接到电源VDD，而NM0S晶体管N2、N4 和N6的源极各自通过一个由时钟信号控制的NMOS晶体管（即N7、N8和N9)连接到地VSS。 Latch的数据输入D通过三个带时钟控制的输入反相器Invl~Inv3分别连接到节点MN1、MN2 和MN3,而节点M3被选为输出信号Q。两个这样的Latch按图1的方式串联起来即可构成本发 明的D触发器，主Latch的Ml或M2或M3节点中的任意一个节点连接到从Latch的数据输入D， 而本实例中，从Latch的节点M3被选为输出信号Q。
[0012]图6所示Latch采用了图3(c)所示实现方式，PM0S晶体管P2的漏极和NM0S晶体管N2 的漏极之间依次插入了一个由时钟信号控制的PM0S晶体管P10和一个由时钟信号控制的 匪0S晶体管N10，PM0S晶体管P4的漏极和匪0S晶体管N4的漏极之间依次插入了一个由时钟 信号控制的PM0S晶体管P11和一个由时钟信号控制的NM0S晶体管N11，PM0S晶体管P6的漏极 和NM0S晶体管N6的漏极之间依次插入了一个由时钟信号控制的PM0S晶体管P12和一个由时 钟信号控制的匪0S晶体管N12。同样、Latch的数据输入D通过三个带时钟控制的输入反相器 Invl~Inv3分别连接到节点丽1、丽2和丽3,而节点M3被选为输出信号Q。两个这样的Latch 按图1的方式串联起来即可构成本发明的D触发器，主Latch的Ml或M2或M3节点中的任意一 个节点连接到从Latch的数据输入D，而本实例中，从Latch的节点M3被选为输出信号Q。
[0013 ]图7所示Latch采用了图3⑷所示的传输门方式，即通过传输门TGI、TG2和TG3实现 时钟信号对数据通路的控制。PM0S晶体管P13和匪0S管N13构成传输门TG1，PM0S晶体管P14 和匪0S管N14构成传输门TG2，PM0S晶体管P15和NM0S管N15构成传输门TG3。传输门TG1的一 端连接到Ml节点，另一端连接到NM0S晶体管N1和PM0S晶体管P3的栅极;传输门TG2的一端连 接到M2节点，另一端连接到NM0S晶体管N3和PM0S晶体管P5的栅极;传输门TG3的一端连接到 M3节点，另一端连接到NM0S晶体管N5和PM0S晶体管P1的栅极。同样地，Latch的数据输入D通 过三个带时钟控制的输入反相器Invl~Inv3分别连接到节点丽1、丽2和丽3,而节点M3被选 为输出信号Q。两个这样的Latch按图1的方式串联起来即可构成本发明的D触发器，主Latch 的Ml或M2或M3节点中的任意一个节点连接到从Latch的数据输入D，而本实例中，从Latch的 节点M3被选为输出信号Q。
[0014] 本发明抗单粒子翻转的工作过程为：
[0015] 当空间中的高能粒子或射线轰击到本发明D触发器中主Latch或从Latch中的某处 时，如图4中的PM0S晶体管P2和P3，P3上会产生单粒子瞬态，节点MN2上会产生0-1的满摆幅 电压跳变，开启NM0S晶体管N6，从而使得节点M3上的电压变成一个中间电平值;与此同时， PM0S晶体管P2被粒子轰击而使得节点Ml上的电压得到增强，并维持高电平状态，它作用于 N1晶体管从而使得节点MN1不受N6晶体管驱动P1的影响而保持为逻辑低电平，因而该Latch 的存储结构不会发生数值翻转。当然，从电路的角度来看，以图4所示内核构成的Latch并非 完全不会产生单粒子翻转，如晶体管对(PI、P3)同时受到粒子轰击时，节点MN1和MN2都会产 生0-1的满摆幅电压跳变;从而使得节点M2上产生1-0的满摆幅电压跳变，节点M3上产生1 - 1/2的半摆幅电压跳变;这时MN3节点受P5驱动更强，MN3节点缓慢发生0-1的满摆幅跳 变，并带动M3上发生1 - 0的满摆幅跳变；最终Lacth发生数值翻转。图4所示内核构成的 Latch中，对于存储0和存储1两种数据模式，粒子同时轰击能造成翻转的晶体管对有9对，并 且这些晶体管对都只在存储1这种数据模式下敏感;然而晶体管对(P1、P3)和(P3、P5)在版 图实现中间隔距离最近，按最小版图设计规则实现都达到了 1.79μπι;因而这些晶体管对实 际上很难同时受到粒子轰击，即本发明中的Latch以及本发明的D触发器具有很高的抗单粒 子翻转能力。
[0016] 采用本发明可以达到以下技术效果：
[0017] 1、由于本发明中每个Latch的内核都由6个PM0S晶体管和6个匪0S晶体管构成，这 与传统的三模冗余技术相比不仅节约了一个选举电路的面积开销，还消除了选举电路带来 的单粒子敏感性问题；
[0018] 2、本发明中D触发器内存储的数值对该单元的单粒子敏感性有重大影响。对于存 储〇这种数据模式，D触发器中任意两个晶体管受到粒子同时轰击都不会发生数值翻转，这 使得本发明中的D触发器在存储数值0时单粒子敏感性更低、抗单粒子翻转能力更强。由于 实际应用中很多触发器需要长时间保持同一数值，因而本发明对进一步提高这类触发器的 抗单粒子翻转能力具有重要意义。
【附图说明】
[0019] 图1是采用主从两级Latch结构的D触发器的逻辑结构图；
[0020] 图2是【背景技术】中普通D触发器中主从两级Latch和Latch内核的逻辑结构图；
[0021] 图3(a)是【背景技术】中普通D触发器中第三反相器的逻辑结构，图3(b)_(d)是带时 钟控制的输入反相器或反馈反相器的3种实现形式的逻辑结构；
[0022] 图4是本发明中Latch内核的逻辑结构图；
[0023 ]图5是本发明中运用图3 (b)所示方式实现的Latch内核逻辑结构图；
[0024] 图6是本发明中运用图3 (c)所示方式实现的Latch内核逻辑结构图；
[0025] 图7是本发明中运用图3 (d)所示方式实现的Latch内核逻辑结构图。
【具体实施方式】
[0026]图1是采用主从两级Latch结构的D触发器的逻辑结构图。
[0027] 普通D触发器和本发明D触发器均由主锁存器(Latch)和从Latch前后串联而成，主 Latch和从Latch的结构完全相同。
[0028] 图2是【背景技术】中普通D触发器中主从两级Latch和Latch内核的逻辑结构图。
[0029] 普通D触发器的主Latch或从Latch均由1个带时钟控制的输入反相器、1个带时钟 控制的反馈反相器和一个反相器构成。而Latch的内核由两个首尾相连的反相器构成。
[0030] 图3(a)是第三反相器，它由1个PM0S晶体管和1个NM0S晶体管构成，其中PM0S晶体 管和匪0S晶体管的漏极相连构成反相器的输出端，而PM0S晶体管和NM0S晶体管的栅极相连 构成反相器的输入端;PM0S晶体管的源极连接到电源上，而NM0S晶体管的源极连接到地上。 图3(b)-(d)是带时钟控制的输入反相器或反馈反相器的3种实现形式。纵观这3种实现形 式，它们均是在图3(a)所示的第三反相器（由PM0S晶体管P1和NM0S晶体管N1构成）的基础上 添加一个时钟控制的PM0S晶体管P2和一个时钟控制的NM0S晶体管N2;而其增加的晶体管或 者如图3(b)-(c)所示以串联的方式相连，或者如图3(d)所示以传输门的形式连接在反相器 的输出端。值得注意的是，带时钟控制的输入反相器中时钟信号与带时钟控制的反馈反相 器中时钟信号相位差为180度。也就是说，当带时钟控制的输入反相器中PM0S晶体管P2的栅 极连接到某外部信号CLK时，带时钟控制的反馈反相器中PM0S晶体管P 2的栅极连接到由CLK 信号经一反相器产生CLK的非信号（己无）上。
[0031] 图4是本发明中Latch的内核。
[0032] 它不再像普通D触发器中Latch的内核（图2所示)那样有两个首尾相连的反相器构 成，而是由6个PM0S晶体管P1~P6以及6个NM0S晶体管N1~N6构成。N1的漏极与P1的漏极、节 点MN1相连，并连接到P2和N4的栅极上，N1的栅极与N2的漏极相连;N2的漏极与P2的漏极、节 点Ml相连，并连接到P3与N1的栅极上，N2的栅极与N5的漏极相连;N3的漏极与P3的漏极、节 点丽2相连，并连接到P4和N6的栅极上，N3的栅极与N4的漏极相连;N4的漏极与P4的漏极、节 点M2相连，并连接到P5和N3的栅极上，N4的栅极与N1的漏极相连;N5的漏极与P5的漏极、节 点MN3相连，并连接到P6与N2的栅极上，N5的栅极与N6的漏极相连;N6的漏极与P6的漏极、节 点M3相连，并连接到P1和N5的栅极上，N6的栅极与N3的漏极相连。P1的栅极与N6的漏极相 连，P1的漏极与N1的漏极相连;P2的栅极与N1的漏极相连，P2的漏极与N2的漏极相连;P3的 栅极与N2的漏极相连，P3的漏极与N3的漏极相连;P4的栅极与N3的漏极相连，P4的漏极与N4 的漏极相连;P5的栅极与N4的漏极相连，P5的漏极与N5的漏极相连;P6的栅极与N5的漏极相 连，P6的漏极与N6的漏极相连。6个PM0S晶体管P1~P6的源极均接电源VDD;6个NM0S晶体管 N1~N6的源极均接地VSS。
[0033] 图5-图7是本发明D触发器中主(或从)Latch的3种具体实现形式。
[0034]图5所示Latch采用了图3(b)所示实现方式，PM0S晶体管P2、P4和P6的源极各自通 过一个由时钟信号控制的PM0S晶体管（即P7、P8和P9)连接到电源VDD，而NM0S晶体管N2、N4 和N6的源极各自通过一个由时钟信号控制的NMOS晶体管（即N7、N8和N9)连接到地VSS。 Latch的数据输入D通过三个带时钟控制的输入反相器Invl~Inv3分别连接到节点MN1、MN2 和MN3,而节点M3被选为输出信号Q。两个这样的Latch按图1的方式串联起来即可构成本发 明的D触发器，主Latch的Ml或M2或M3节点中的任意一个节点连接到从Latch的数据输入D， 而本实例中，从Latch的节点M3被选为输出信号Q。
[0035]图6所示Latch采用了图3 (c)所示实现方式，PM0S晶体管P2的漏极和NM0S晶体管N2 的漏极之间依次插入了一个由时钟信号控制的PM0S晶体管P10和一个由时钟信号控制的 匪0S晶体管N10，PM0S晶体管P4的漏极和匪0S晶体管N4的漏极之间依次插入了一个由时钟 信号控制的PM0S晶体管P11和一个由时钟信号控制的NM0S晶体管N11，PM0S晶体管P6的漏极 和NM0S晶体管N6的漏极之间依次插入了一个由时钟信号控制的PM0S晶体管P12和一个由时 钟信号控制的匪0S晶体管N12。同样、Latch的数据输入D通过三个带时钟控制的输入反相器 Invl~Inv3分别连接到节点丽1、丽2和丽3,而节点M3被选为输出信号Q。两个这样的Latch 按图1的方式串联起来即可构成本发明的D触发器，主Latch的Ml或M2或M3节点中的任意一 个节点连接到从Latch的数据输入D，而本实例中，从Latch的节点M3被选为输出信号Q。 [0036]图7所示Latch采用了图3 (d)所示的传输门方式，即通过传输门TGI、TG2和TG3实现 时钟信号对数据通路的控制。PM0S晶体管P13和匪0S管N13构成传输门TG1，PM0S晶体管P14 和匪0S管N14构成传输门TG2，PM0S晶体管P15和NM0S管N15构成传输门TG3。传输门TG1的一 端连接到Ml节点，另一端连接到NM0S晶体管N1和PM0S晶体管P3的栅极;传输门TG2的一端连 接到M2节点，另一端连接到NM0S晶体管N3和PM0S晶体管P5的栅极;传输门TG3的一端连接到 M3节点，另一端连接到NM0S晶体管N5和PM0S晶体管P1的栅极。同样地，Latch的数据输入D通 过三个带时钟控制的输入反相器Invl~Inv3分别连接到节点丽1、丽2和丽3,而节点M3被选 为输出信号Q。两个这样的Latch按图1的方式串联起来即可构成本发明的D触发器，主Latch 的Ml或M2或M3节点中的任意一个节点连接到从Latch的数据输入D，而本实例中，从Latch的 节点M3被选为输出信号Q。
【主权项】
1. 一种抗单粒子翻转的D触发器，由主从两级锁存器Latch串联而成，记为主Latch和从 Latch，主从锁存器的结构完全相同，其特征在于，主从两级锁存器的Latch内核均由6个 PMOS晶体管Pl~?6和6个匪03晶体管Nl~N6构成;Nl的漏极与Pl的漏极、节点丽1相连，并连 接到P2和M的栅极上，Nl的栅极与N2的漏极相连;N2的漏极与P2的漏极、节点Ml相连，并连 接到P3与Nl的栅极上，N2的栅极与N5的漏极相连;N3的漏极与P3的漏极、节点MN2相连，并连 接到P4和N6的栅极上，N3的栅极与N4的漏极相连;M的漏极与P4的漏极、节点M2相连，并连 接到P5和N3的栅极上，M的栅极与Nl的漏极相连;N5的漏极与P5的漏极、节点丽3相连，并连 接到P6与N2的栅极上，N5的栅极与N6的漏极相连;N6的漏极与P6的漏极、节点M3相连，并连 接到Pl和N5的栅极上，N6的栅极与N3的漏极相连;Pl的栅极与N6的漏极相连，Pl的漏极与Nl 的漏极相连;P2的栅极与Nl的漏极相连，P2的漏极与N2的漏极相连;P3的栅极与N2的漏极相 连，P3的漏极与N3的漏极相连;P4的栅极与N3的漏极相连，P4的漏极与M的漏极相连;P5的 栅极与N4的漏极相连，P5的漏极与N5的漏极相连;P6的栅极与N5的漏极相连，P6的漏极与N6 的漏极相连;6个PMOS晶体管Pl~P6的源极均接电源VDD; 6个NMOS晶体管Nl~N6的源极均接 地 VSS; 主Latch或从Latch的数据输入D通过3个带时钟控制的输入反相器分别连接到Latch内 核中的节点丽1、丽2和丽3，而Latch内核节点Ml、M2和M3处按照现有技术中带时钟控制的反 相器那样各增添一个由时钟控制的PMOS和匪OS晶体管，最终主Latch的Ml或M2或M3节点中 的任意一个节点连接到从Latch的数据输入D，而从Latch的Ml或M2或M3节点中的任意一个 节点即为本发明D触发器的数据输出Q。2. 如权利要求1所述的抗单粒子翻转的D触发器，其特征在于，所述Latch内核节点Ml、 M2和M3处各增添一个由时钟控制的PMOS晶体管P7、P8和P9，和匪OS晶体管N7、N8和N9; PMOS 晶体管P2、P4和P6的源极各自通过一个由时钟信号控制的PMOS晶体管即P7、P8和P9，连接到 电源VDD，而匪OS晶体管N2、N4和N6的源极各自通过一个由时钟信号控制的匪OS晶体管即 N7、N8和N9,连接到地VSS5Latch的数据输入D通过三个带时钟控制的输入反相器Invl~ Inv3分别连接到节点丽1、丽2和丽3。3. 如权利要求1所述的抗单粒子翻转的D触发器，其特征在于，所述Latch内核节点Ml、 M2和M3处各增添一个由时钟控制的PMOS晶体管PlO、P11和P12,和匪OS晶体管NlO、N11和 NI 2; PMOS晶体管P2的漏极和匪OS晶体管N2的漏极之间依次插入了一个由时钟信号控制的 PMOS晶体管PlO和一个由时钟信号控制的NMOS晶体管N10，PM0S晶体管P4的漏极和NMOS晶体 管M的漏极之间依次插入了一个由时钟信号控制的PMOS晶体管Pll和一个由时钟信号控制 的匪OS晶体管NI I，PMOS晶体管P6的漏极和匪OS晶体管N6的漏极之间依次插入了一个由时 钟信号控制的PMOS晶体管P12和一个由时钟信号控制的NMOS晶体管N12，Latch的数据输入D 通过三个带时钟控制的输入反相器Invl~Inv3分别连接到节点丽1、丽2和丽3。4. 如权利要求1所述的抗单粒子翻转的D触发器，其特征在于，所述Latch内核节点Ml、 M2和M3处各增添一个由时钟控制的PMOS晶体管P13、P14和P15,和匪OS晶体管N13、N14和 N15;PM0S晶体管P13和NMOS管N13构成传输门TG1，PM0S晶体管P14和NMOS管N14构成传输门 TG2，PMOS晶体管Pl5和NMOS管Nl5构成传输门TG3;传输门TGl的一端连接到Ml节点，另一端 连接到NMOS晶体管Nl和PMOS晶体管P3的栅极;传输门TG2的一端连接到M2节点，另一端连接 到匪OS晶体管N3和PMOS晶体管P5的栅极；传输门TG3的一端连接到M3节点，另一端连接到 匪OS晶体管N5和PMOS晶体管P1的栅极；同样地，Latch的数据输入D通过三个带时钟控制的 输入反相器Invl~Inv3分别连接到节点丽1、丽2和丽3。
【文档编号】H03K3/3562GK105897223SQ201610196541
【公开日】2016年8月24日
【申请日】2016年3月31日
【发明人】黄鹏程, 陈书明, 郝培培
【申请人】中国人民解放军国防科学技术大学