一种抗单粒子效应的cmos比较器的制造方法
【专利摘要】本发明公开了一种抗单粒子效应的CMOS比较器，包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管；DICE结构包括四个PMOS管MP1、MP2、MP3、MP4、四个NMOS管MN1、MN2、MN3、MN4以及一个时钟控制PMOS管Mtial0；每个所述输入单元包括两个时钟控制的PMOS管MP11和MP12或MP21和MP22，两个NMOS管MN11和MN12或MN21和MN22，一个时钟控制的NMOS管Mtail1或Mtail2。本发明基于DICE结构对双尾比较器进行了改进加固，使其具备抗单粒子效应的功能，防止了由于粒子打击造成的单粒子效应错误。
【专利说明】
一种抗单粒子效应的CMOS比较器
技术领域
[0001]本发明涉及一种抗单粒子效应的CMOS比较器，属于集成电路技术领域。【背景技术】
[0002]空间环境中存在着来自宇宙射线、太阳活动等辐射源的多种高能带电粒子。这些高能粒子入射到寸到半导体器件中，会在器件内部敏感区形成电子-空穴对，从而导致航天器电子系统中的半导体器件发生单粒子效应，严重影响航天器的可靠性和寿命。带电粒子在航天器电子系统中产生的瞬时扰动即使持续时间很短，但对某些应用系统，可能是致命的。微处理器会因为单粒子扰动而中断正常功能，有可能导致灾难性事故。国内外都有因单粒子效应而导致整个卫星报废的事例，损失巨大。
[0003]模拟比较器是大多数模数转换器和其他模拟、数字部分接口电路最基本的、不可缺少的模块。比较器的拓扑结构分为静态锁存比较器，AB类锁存比较器和动态比较器等几类。在这些拓扑结构中，动态比较器的运行速度快，和静态电路相比功耗小。然而，其防单粒子效应的性能很低。如果对该类电路进行加固设计，使其性能指标显著提高，其将在未来的太空和军事应用中受到青睐。
【发明内容】
[0004]针对现有技术存在的不足，本发明目的是提供一种功耗低、受噪音干扰小的抗单粒子效应的CMOS比较器，基于DICE结构对现有的双尾比较器进行加固，实现了抗单粒子效应的功能。
[0005]为了实现上述目的，本发明是通过如下的技术方案来实现:
[0006]本发明的一种抗单粒子效应的CMOS比较器，其特征在于，包括DICE结构、两个相同的输入单元和与DICE结构及两个输入单元相连接的四个中间晶体管;DICE结构包括第一 PM0S 管 MP1、第二 PM0S 管 MP2、第三 PM0S 管 MP3、第四 PM0S 管 MP4、第一 NM0S 管 MN1、第二 NM0S 管 MN2、第三NM0S管MN3、第四NM0S管MN4和由时钟控制的PM0S管Mta i 10，所述PM0S管Mta i 10接 VDD;每个所述输入单元包括由时钟控制的第五PM0S管MP11及第六PM0S管MP12或者第七 PM0S管MP21及第八PM0S管MP22、第五NM0S管MN11及第六NM0S管MN12或者第七NM0S管MN21及第八匪0S管MN22、由时钟控制的匪0S管Mtai 11或者匪0S管Mtai 12，所述匪0S管Mtai 1 1、 NM0S管Mtail2均接地。
[0007]上述PM0S管MtailO栅极接时钟信号?CLK，源极接VDD，漏极接第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管MP3、第四PM0S管MP4的源极;第一 PM0S管MP1栅极接输出节点D，漏极接第一匪0S管丽1的漏极并形成节点A;第二PM0S管MP2栅极接节点A，漏极接第二匪0S管 MN2的漏极并形成节点B;第三PM0S管MP3栅极接节点B，漏极接第三NM0S管MN3的漏极并形成节点C;第四PM0S管MP4栅极接节点C，漏极接第四匪0S管MN4的漏极并形成节点D;第一匪0S 管MN1栅极接节点B，源极接地;第二NM0S管MN2栅极接节点C，源极接地;第三NM0S管MN3栅极接节点D，源极接地;第四NM0S管MN4栅极接节点A，源极接地。
[0008]上述第五PM0S管MP11及第六PM0S管MP12的源极接VDD，两者的栅极接时钟信号 CLK，第五PM0S管MP11的漏极接第五匪0S管MN11的漏极并形成节点opl，第六PM0S管MP12的漏极接第六匪0S管MN12的漏极并形成节点onl;第五NM0S管丽11栅极接输入INN，第六匪0S 管MN12栅极接输入INP，第五匪0S管MN11及第六匪0S管MN12的源极接时钟控制的匪0S管 Mtai 11的漏极，所述NM0S管Mtai 1 1栅极接时钟信号CLK，源极接地;上述第七PM0S管MP21及第八PM0S管MP22的源极接VDD，两者的栅极接时钟信号CLK，第七PM0S管MP21的漏极接第七匪0S管丽21的漏极并形成节点op2,第八PM0S管MP22的漏极接第八NM0S管丽22的漏极并形成节点on2;第七NM0S管MN21栅极接输入INN，第八NM0S管MN22栅极接输入INP，第七NM0S管丽21及第八NM0S管丽22的源极接时钟控制的NM0S管Mtail2的漏极，所述NM0S管Mtail2栅极接时钟信号CLK，源极接地。
[0009]四个中间晶体管分别为第九NM0S管MR1、第十NM0S管MR2、第^^一NM0S管MR3和第十二NM0S管MR4;所述第九NM0S管MR1栅极接op 1，漏极接节点A，源极接地;第十NM0S管MR2栅极接onl，漏极接节点B，源极接地;第^^一NM0S管MR3栅极接op2，漏极接节点C，源极接地;第十二NM0S管MR4栅极接on2，漏极接节点D，源极接地。
[0010]本发明工作过程时有时钟控制的复位和比较两个阶段。在复位阶段，CLK = 0,不论输入INP和INN为何值，在输入单元的〇?1、〇111、〇?2、〇112节点电压均应为高电平，这4个节点电压通过中间晶体管11?1、1?2、1?3、1?4和0扣￡结构实现了4、8、(:、04个节点电压的复位，输出为节点D的电压0。在比较阶段，CLK=1，如果INP>INN，输出D电压为1，如果INP〈INN，输出D 电压为〇,实现了比较功能。另外，本发明基于DICE结构对现有的时钟控制的双尾比较器进行了改进加固，使其具备了抗单粒子效应的功能，防止了由于粒子打击造成的单粒子效应错误。同时，本发明功耗低、受噪音干扰小，可与现有大多数工艺和电路兼容。【附图说明】
[0011]图1为DICE结构示意图；
[0012]图2为本发明的抗单粒子效应的CMOS比较器的结构示意图。【具体实施方式】
[0013]为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合【具体实施方式】，进一步阐述本发明。
[0014]一种抗单粒子效应的CMOS比较器，包括有如图1所示的DICE结构，4个中间晶体管， 2个相同的输入单元。
[0015]其中，DICE 结构由 4 个PM0S 管1〇31、]\〇32、]\〇33、]\〇34和4个匪05管1^1、]\^2、]\^3、]\^4以及一个时钟控制PM0S管Mtai 10组成。
[0016]每个输入单元由2个时钟控制的PM0S管MP11和MP12或MP21和MP22，2个NM0S管MN11 和MN12或MN21和MN22，1个时钟控制的NM0S管Mtai 11或Mtai 12组成。
[0017]4个中间晶体管MR1、MR2、MR3、MR4连接了 2个输入单元和DICE结构。[〇〇18]DICE结构中时钟控制的PM0S管Mtai 10接VDD，2个输入单元分别通过时钟控制的NM0S 管 Mtai 11、Mtai 12 接地。[〇〇19]对于DICE结构，PM0S管Mta i 10栅极接时钟信号?CLK，源极接VDD，漏极接MP 1、MP2、MP3、MP4的源极;MP1栅极接节点D，漏极接MN1的漏极并形成节点A ;MP2栅极接节点A，漏极接 MN2的漏极并形成节点B; MP3栅极接节点B，漏极接MN3的漏极并形成节点C; MP4栅极接节点 C，漏极接丽4的漏极并形成节点D，同时节点D作为输出；丽1栅极接节点B，源极接地;丽2栅极接节点C，源极接地;MN3栅极接节点D，源极接地;MN4栅极接节点A，源极接地。
[0020]2个输入单元分别通过时钟控制的匪0S管Mtaill、Mtail2接地。其中，MP11和MP12的源极接V D D，两者的栅极接时钟信号C L K，MP11的漏极接MN11的漏极并形成节点〇 p 1，M P12 的漏极接丽12的漏极并形成节点onl;MNll栅极接输入INN，MN12栅极接输入INP，丽11和丽12的源极接时钟控制的匪0S管Mta i 11的漏极，Mta i 11栅极接时钟信号CLK，源极接地。同样地，MP21和MP22的源极接VDD，两者的栅极接时钟信号CLK，MP21的漏极接MN21的漏极并形成节点op2，MP22的漏极接MN22的漏极并形成节点on2;MN21栅极接输入INN，MN22栅极接输入INP，MN21和MN22的源极接时钟控制的NM0S管Mtail2的漏极，Mtail2栅极接时钟信号CLK， 源极接地。[〇〇21] 4个中间晶体管MR1、MR2、MR3、MR4连接了 2个输入单元和DICE结构。这4个晶体管均为匪OS JR1栅极接opl，漏极接节点A，源极接地;MR2栅极接onl，漏极接节点B，源极接地； MR3栅极接op2，漏极接节点C，源极接地;MR4栅极接on2，漏极接节点D，源极接地。
[0022]如图2所示的一种抗单粒子效应的CMOS比较器的工作过程有由时钟控制的2个阶段，即复位阶段和比较阶段。
[0023]在复位阶段，CLK = 0,即?CLK=1，则MtailO截止，Mtaill、Mtail2截止，MP11、 1^12、]\^21、]\^22导通，因此节点〇?1、〇111、〇?2、〇112的电压都被拉高至￥00，则中间晶体管1?1 ?MR4全部导通，结果A、B、C和输出D均为0。
[0024]在比较阶段，CLK=1，即?CLK = 0,则MtailO导通，Mtaill、Mtail2导通，MP11、 MP12、MP21、MP22 截止。
[0025]第一种情况是 INP>INN，比如 INP=1，INN = 0,则 MN11、MN21 截止，MN12、MN22 导通， 因此节点op 1、〇p2的电压保持1，节点on 1、on2的电压降低为0，则中间晶体管MR 1导通，MR2截止，MR3导通，MR4截止，因此节点A、C的电压为0,此时MP2、MP4导通，因此节点B、D的电压被拉高至1，即输出为1。倘若此时有粒子打击比较器，假设打击的是晶体管MP22,则节点onl会从 〇翻转为1，此时MR4导通，节点D的电压就从1翻转为0，此时MP1导通，但是由于NM0S管MR1、 MN1的驱动能力比PM0S管MP1强，所以A节点的电压不会发生翻转，因此错误不发生传递。另一方面，节点C电压为0导致MP4导通，在节点on2电荷泄走之后其电压恢复，从而关断MR4,并把输出节点D的电压拉回1。因此电压比较器输出节点并不会出现单粒子翻转(SEU)的现象， 而只会出现一个瞬态脉冲，从而实现了抗单粒子效应错误的效果。
[0026]第二种情况是 INP〈INN，比如 INP = 0，INN=1，则MN11、MN21 导通，MN12、MN22 截止， 因此节点op 1、〇p2的电压降低为0，节点on 1、on2的电压保持1，则中间晶体管MR 1截止，MR2导通，MR3截止，MR4导通，因此节点B、D的电压为0,即输出为0,此时MP3、MP1导通，因此节点A、C 的电压被拉高至1。倘若此时有粒子打击比较器，假设打击的是晶体管MP 11，则节点op 1会从 〇翻转为1，此时MR1导通，节点A的电压就从1翻转为0，此时MP2导通，但是由于NM0S管MR2、 丽2的驱动能力比PM0S管MP2强，所以B节点的电压不会发生翻转。另一方面，节点opl电荷泄走之后其电压恢复并关断MR1，节点D电压为0导致MP1导通，从而把节点A的电压拉回1。从而实现了抗单粒子效应错误的效果。
[0027]以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
【主权项】
1.一种抗单粒子效应的CMOS比较器，其特征在于，包括DICE结构、两个相同的输入单元 和与DICE结构及两个输入单元相连接的四个中间晶体管；所述DICE结构包括第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管MP3、第四PM0S管MP4、 第一匪0S管MN1、第二匪0S管MN2、第三匪0S管MN3、第四匪0S管MN4和由时钟控制的PM0S管 Mtai 10，所述 PM0S 管 Mtai 10 接 VDD;每个所述输入单元包括由时钟控制的第五PM0S管MP11及第六PM0S管MP12或者第七 PM0S管MP21及第八PM0S管MP22、第五NM0S管MN11及第六NM0S管MN12或者第七NM0S管MN21及 第八NM0S管MN22、由时钟控制的NM0S管Mtai 11或者NM0S管Mtai 12，所述NM0S管Mtai 11、NM0S 管Mtail2均接地。2.根据权利要求1所述的抗单粒子效应的CMOS比较器，其特征在于，所述PM0S管Mta i 10 栅极接时钟信号?CLK，源极接VDD，漏极接第一 PM0S管MP1、第二PM0S管MP2、第三PM0S管 MP3、第四PM0S管MP4的源极;第一 PM0S管MP1栅极接输出节点D，漏极接第一 NM0S管丽1的漏 极并形成节点A;第二PM0S管MP2栅极接节点A，漏极接第二匪0S管MN2的漏极并形成节点B; 第三PM0S管MP3栅极接节点B，漏极接第三NM0S管MN3的漏极并形成节点C;第四PM0S管MP4栅 极接节点C，漏极接第四NM0S管MN4的漏极并形成节点D;第一 NM0S管MN1栅极接节点B，源极 接地;第二NM0S管丽2栅极接节点C，源极接地;第三NM0S管丽3栅极接节点D，源极接地;第四 NM0S管MN4栅极接节点A，源极接地。3.根据权利要求2所述的抗单粒子效应的CMOS比较器，其特征在于，所述第五PM0S管 MP 11及第六PM0S管MP 12的源极接VDD，两者的栅极接时钟信号CLK，第五PM0S管MP 11的漏极 接第五匪0S管丽11的漏极并形成节点opl，第六PM0S管MP12的漏极接第六匪0S管丽12的漏 极并形成节点onl;第五匪0S管丽11栅极接输入INN，第六NM0S管丽12栅极接输入INP，第五 匪0S管MN11及第六匪0S管MN12的源极接时钟控制的匪0S管Mtai 11的漏极，所述匪0S管 Mtai 11栅极接时钟信号CLK，源极接地；所述第七PM0S管MP21及第八PM0S管MP22的源极接VDD，两者的栅极接时钟信号CLK，第 七PM0S管MP21的漏极接第七匪0S管MN21的漏极并形成节点op2,第八PM0S管MP22的漏极接 第八NM0S管丽22的漏极并形成节点on2;第七NM0S管丽21栅极接输入INN，第八NM0S管丽22 栅极接输入INP，第七匪0S管丽21及第八NM0S管丽22的源极接时钟控制的匪0S管Mtail2的 漏极，所述NM0S管Mtai 12栅极接时钟信号CLK，源极接地。4.根据权利要求3所述的抗单粒子效应的CMOS比较器，其特征在于，四个中间晶体管分 别为第九NM0S管MR1、第十NM0S管MR2、第^-一NM0S管MR3和第十二NM0S管MR4;所述第九NM0S管MR1栅极接opl，漏极接节点A，源极接地;第十匪0S管MR2栅极接onl，漏 极接节点B，源极接地;第^^一NM0S管MR3栅极接op2，漏极接节点C，源极接地;第十二NM0S管 MR4栅极接on2，漏极接节点D，源极接地。
【文档编号】H03K19/003GK106026999SQ201610319156
【公开日】2016年10月12日
【申请日】2016年5月13日
【发明人】王海滨, 戴茜茜, 孙洪文, 刘小峰, 蔡春华
【申请人】河海大学常州校区