一种新型的抗单粒子翻转的sr锁存器的制造方法
【专利摘要】本发明公开了一种新型的抗单粒子翻转的SR锁存器，包括QUATRO单元，QUATRO单元包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4，发明还包括外部逻辑电路，外部逻辑电路包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7和第八NMOS管N8。本发明通过增加的外部逻辑电路，可将QUATRO单元拓展为抗单粒子翻转的SR锁存器，可避免其中某一节点受到辐射影响而发生翻转的现象。
【专利说明】
一种新型的抗单粒子翻转的SR锁存器
技术领域
[0001]本发明涉及一种新型的抗单粒子翻转的SR锁存器，属于集成电路技术领域。【背景技术】
[0002]集成电路作为航天器件的核心，其性能和功能直接关系着航天器件的先进水平。 航天器工作的环境极为恶劣，存在着大量的高能粒子。这些粒子打击集成电路芯片，会产生额外的电子空穴对，从而造成单粒子效应。
[0003]存储器中产生的单粒子效应被成为单粒子反转(SEU)，它是指由入射粒子引起的存储单元内容的改变。SEU属于被称为“软错误”一类错误，它不会对电路器件的本身造成破坏，仅使电路逻辑电平发生改变，使得存储器存储的数据发生变换。这对卫星或太空中的计算机的正常运行会产生影响。
[0004]过去采用了一些SEU加固技术。这些技术可以分为三类:第一类是技术加固，改变芯片制造工艺，来降低SEU发生频率。例如Silicon-on-Sapphire，就是让芯片生长在一个绝缘体上，以降低入射粒子引起的电荷扩展。第二类是被动固化，在电路中增加被动元件如电容或电阻以降低速度或增加翻转状态需要的电荷。第三类是设计固化，在电路中增加冗余或反馈，使对单粒子免疫。
[0005]在现代集成电路工艺中，D锁存器易于设计。过去，人们提出了一种抗SEU的QUATR0 单元，参见图1，可用作D锁存器。QUATR0单元包括第一PM0S管P1、第二PM0S管P2、第三PM0S管 P3、第四PM0S管P4、第一匪0S管N1、第二NM0S管N2、第三匪0S管N3和第四匪0S管N4。其中，第四PM0S管P4及第二PM0S管P2的源极均接VDD，第四PM0S管P4的漏极接第四NM0S管N4的漏极并形成节点A，第二PM0S管P2的漏极接第二匪0S管N2的漏极并形成节点D，第四PM0S管P4的栅极接节点D，第二PM0S管P2的栅极接节点A，第三PM0S管P3的栅极接节点A，源极接VDD，漏极接第三NM0S管N3的漏极并形成节点B，第一 PM0S管P1的栅极接节点D，源极接VDD，漏极接第一 NM0S管N1的漏极并形成节点C，第三NM0S管N3的栅极接节点C，源极接地，第一 NM0S管N1 的栅极接节点B，源极接地，第四匪0S管N4的栅极接节点B，源极接地，第二匪0S管N2的栅极接节点C，源极接地。其内部的第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S管P4、 第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3和第四NM0S管N4分别对逻辑节点进行控制。当其中某一个节点发生翻转时，可以通过其他三个节点的正确状态自动将该节点的状态恢复。该单元是与标准CMOS完全相容时，需要8个晶体管，以实现差动读操作。
[0006]在实际应用中，SR锁存器比D锁存器应用更为广泛。这是因为，用一个外部门电路， SR可以转换成D触发器，但D锁存器不能转换成SR触发器。用三个外部门电路，SR锁存器可以转换成带时钟的D锁存器。简而言之，加上简单的外部逻辑，SR锁存器可以转换成任何形式的锁存器从逻辑设计者的观点来看，SR锁存器最灵活。
[0007]—般如果没有对传统抗SEU的D锁存器内部结构的改进，多数单元是不能异步置位或复位。过去，如果需要置位或复位，一般都要同步进行，也就是说，需要时钟。如果时钟本身出现了问题，就没有办法恢复到一个已知的状态。广泛地说，异步置位和复位，是工作于高辐射环境下以及(实际上)所有无辐射环境下的工业领域中多数设备的首选方法。
[0008]所以，如果能够对现有的一些抗SEU单元进行改进设计，通过增加外部电路实现锁存功能，不仅逻辑上更加灵活，可以在最小尺寸晶体管上设计，也可以在特殊的辐射固化工艺或者标准商业工艺或者使用耐辐射布局技术的标准商业工艺中设计，对内部状态要求没有过度驱动，并允许异步置位和复位，将是非常好的设计方案。
【发明内容】
[0009]针对现有技术存在的不足，本发明目的是提供一种新型的抗单粒子翻转的SR锁存器，通过增加的外部逻辑电路，可将传统的QUATR0单元拓展为新型抗单粒子翻转的SR锁存器，可避免其中某一节点受到辐射影响而发生翻转的现象，导致存储数据错误。
[0010]为了实现上述目的，本发明是通过如下的技术方案来实现:
[0011]本发明的一种新型的抗单粒子翻转的SR锁存器，包括QUATR0单元，所述QUATR0单元包括第一 PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S管P4、第一匪0S管N1、第二 NM0S管N2、第三NM0S管N3和第四NM0S管N4，本发明还包括外部逻辑电路，所述外部逻辑电路包括第五PM0S管P5、第六PM0S管P6、第七PM0S管P7、第八PM0S管P8、第五NM0S管N5、第六NM0S 管N6、第七NM0S管N7和第八匪0S管N8;所述第五PM0S管P5的源极接第四PM0S管P4的漏极，漏极接逻辑节点A，栅极接第五NM0S管N5的栅极并接设置输入S;所述第五NM0S管N5的漏极接逻辑节点A，源极接地;所述第六PM0S管P6的源极接第三PM0S管P3的漏极，漏极接逻辑节点 B，栅极接第六匪0S管N6的栅极并接重置输入R;所述第六NM0S管N6的漏极接逻辑节点B，源极接地;所述第八PM0S管P8的源极接第一 PM0S管P1的漏极，漏极接逻辑节点C，栅极接第八 NM0S管N8的栅极并接设置输入S;所述第八NM0S管N8的漏极接逻辑节点C，源极接地;所述第七PM0S管P7的源极接第二PM0S管P2的漏极，漏极接逻辑节点D，栅极接第七NM0S管N7的栅极并接重置输入R;所述第七NM0S管N7的漏极接逻辑节点D，源极接地。
[0012]当S = 0，R = 0时，第五PM0S管P5、第六PM0S管P6、第七PM0S管P7和第八PM0S管P8均为导通，第五NM0S管N5、第六NM0S管N6、第七NM0S管N7和第八匪0S管N8均为截止，SR锁存器是一个QUATR0单元，用于实现SR锁存器的保持功能；当S = 1，R = 0时，各逻辑节点AB⑶分别被置位为0101，用于实现SR锁存器的置位功能；当S = 0，R= 1时，各逻辑节点ABCD分别被置位为1010，用于实现SR锁存器的复位功能。[〇〇13]本发明的SR锁存器的锁存数据由QUATR0单元的节点数据直接输出，提高输出驱动能力。本发明在应用中，与现代的CMOS设计兼容，即所有的输入都是晶体管栅极，所有的输出都是晶体管漏极，并具有从一个工艺到另一个工艺移植设计的高扩展性。【附图说明】
[0014]图1为传统的QUATR0单元；
[0015]图2为本发明提供的新型的抗单粒子翻转的SR锁存器结构示意图；
[0016]图3为在置位状态下，本发明锁存器的示意电路；
[0017]图4为在复位状态下，本发明锁存器的示意电路；
[0018]图5为在保持状态下，本发明锁存器的示意电路。【具体实施方式】
[0019]为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合【具体实施方式】，进一步阐述本发明。
[0020]本发明在基于QUATR0单元的基础上，增加的PM0S管和匪0S管组成的外部逻辑电路，可将传统的QUATR0单元拓展为新型抗单粒子翻转的SR锁存器，当S = 0，R = 0，增加的 PM0S导通、匪0S截止，该单元和传统的QUATR0单元一样，具有抗单粒子翻转能力，实现SR锁存器的保持功能。当S = 1，R = 0时，各逻辑节点ABCD分别为0101，即实现SR锁存器的置位功能；当S = 0，R = 1时，各逻辑节点分别为1010即实现SR锁存器的复位功能.[〇〇21]本发明的SR锁存器的锁存数据由QUATR0单元的节点数据直接输出，提高输出驱动能力。本发明在应用中，与现代的CMOS设计兼容，即所有的输入都是晶体管栅极，所有的输出都是晶体管漏极，并具有从一个工艺到另一个工艺移植设计的高扩展性。[〇〇22]如图2所示是新型的抗单粒子翻转的SR锁存器。[〇〇23] 如前文所述，本发明增加的PMOS(P5，P6，P7，P8)管和NM0S管(N5，N 6，N7，N8)，实现将传统的QUATR0单元拓展为抗单粒子翻转的SR锁存器。[〇〇24] 当S=1，R=0时，如图3所示，P5截止、N5导通，A节点被置(LN6截止，P6、P3导通，B节点被置UN7截止，P7、P2导通，D节点被置UN8导通，P8截止，C节点被置0。即逻辑节点ABCD分别被置位0101，实现SR锁存器置位功能.[〇〇25] 当S = 0，R=1时，如图4所示，P7截止、N7导通，D节点被置(LN5截止，P5、P4导通，A节点被置UN6导通，P6截止，B节点被置(KPUP8导通，N1、N8截止，C节点被置1。即逻辑节点 AB⑶分别被置位1010，实现SR锁存器复位功能。
[0026] 当S = 0，R = 0时，如图5所示，？5、？6、？7、？8导通，阳、啪47、期截止。和图1所示的 QUATR0单元一样。当一个节点的电压被拉低(提高)时，节点电压由导通着的M0S管还原到原节点电压，从而防止该单元意外翻转，实现SR锁存器的保持功能。[〇〇27]以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。
【主权项】
1.一种新型的抗单粒子翻转的SR锁存器，包括QUATRO单元，所述QUATRO单元包括第一 PM0S管P1、第二PM0S管 P2、第三 PM0S管P3、第四 PM0S管P4、第一 NM0S管 N1、第二NM0S管N2、第 三NM0S管N3和第四NM0S管N4，其特征在于，还包括外部逻辑电路，所述外部逻辑电路包括第五PM0S管P5、第六PM0S管P6、第七PM0S 管P7、第八PM0S管P8、第五NM0S管N5、第六NM0S管N6、第七NM0S管N7和第八NM0S管N8;所述第五PM0S管P5的源极接第四PM0S管P4的漏极，漏极接逻辑节点A，栅极接第五匪0S 管N5的栅极并接设置输入S;所述第五NM0S管N5的漏极接逻辑节点A，源极接地；所述第六PM0S管P6的源极接第三PM0S管P3的漏极，漏极接逻辑节点B，栅极接第六匪0S 管N6的栅极并接重置输入R;所述第六NM0S管N6的漏极接逻辑节点B，源极接地；所述第八PM0S管P8的源极接第一 PM0S管P1的漏极，漏极接逻辑节点C，栅极接第八匪0S 管N8的栅极并接设置输入S;所述第八NM0S管N8的漏极接逻辑节点C，源极接地；所述第七PM0S管P7的源极接第二PM0S管P2的漏极，漏极接逻辑节点D，栅极接第七匪0S 管N7的栅极并接重置输入R;所述第七NM0S管N7的漏极接逻辑节点D，源极接地。2.根据权利要求1所述的新型的抗单粒子翻转的SR锁存器，其特征在于，当S = 0，R = 0时，第五PM0S管P5、第六PM0S管P6、第七PM0S管P7和第八PM0S管P8均为导 通，第五匪0S管N5、第六匪0S管N6、第七匪0S管N7和第八匪0S管N8均为截止，SR锁存器是一 个QUATRO单元，用于实现SR锁存器的保持功能；当S= 1，R=0时，各逻辑节点ABCD分别被置位为0101，用于实现SR锁存器的置位功能；当S = 0，R= 1时，各逻辑节点AB⑶分别被置位为1010，用于实现SR锁存器的复位功能。
【文档编号】H03K19/0944GK106059565SQ201610454034
【公开日】2016年10月26日
【申请日】2016年6月21日
【发明人】王海滨, 顾容之, 谢迎娟, 孙洪文
【申请人】河海大学常州校区