升压器件的制作方法
【专利摘要】一种升压器件。本发明公开了一种包括驱动器电路和控制电路的器件。驱动器电路被配置为根据输入信号提供输出信号，并且在第一电压和第二电压下工作。驱动器电路包括被配置为对输出信号的电压电平分别进行上拉和下拉的上拉单元和下拉单元。控制电路被配置为：根据输入信号，选择性地启动上拉单元和下拉单元中的一个，以调整输出信号的电压电平。控制电路还被配置为：根据输出信号的电压电平、第一电压和第二电压，选择性地以电压模式或电流模式驱动上拉单元和下拉单元的其中已被启动的一个。本发明还提供了一种该器件的使用方法。
【专利说明】
升压器件
技术领域
[0001]本发明总体涉及电子电路，更具体地，涉及升压器件及其使用方法。
【背景技术】
[0002]在先进的技术中，需要在产品中集成和兼容具有不同额定电压的应用。在相关的方法中，设计并且配置升压电路(supply boost)以输出上述应用不同的驱动电压。为了获得完整的信号，考虑采取与升压电路相关的阻抗控制和精确的电压转换速率调整。然而，不可能在典型的升压电路内实现大电压范围内的阻抗控制的高精度线性要求和精确的电压转换速率调整。
【发明内容】
[0003]根据本发明的一个方面，提供了一种器件，包括:驱动器电路，被配置为根据输入信号来提供输出信号并且在第一电压和第二电压下工作，包括上拉单元，被配置为对输出信号的电压电平进行上拉；和下拉单元，被配置为对输出信号的电压电平进行下拉；以及控制电路被配置为:根据输入信号，选择性地启动上拉单元和下拉单元中的一个，以调整输出信号的电压电平，并且控制电路被配置为根据输出信号的电压电平、第一电压和第二电压，选择性地以电压模式或电流模式来驱动上拉单元和下拉单元其中已被启动的一个。
[0004]优选地，控制电路被配置为:当输入信号处于逻辑高电平时，启动上拉单元，以对输出信号的电压电平进行上拉，并且控制电路被配置为:当输入信号处于逻辑低电平时，启动下拉单元，以对输出信号的电压电平进行下拉。
[0005]优选地，控制电路被配置为:当输出信号的电压电平与第一电压之间的差值近似大于阈值电压时，以电流模式驱动已被启动的上拉单元，并且控制电路被配置为:当差值近似小于或等于阈值电压时，以电压模式驱动已被启动的上拉单元。
[0006]优选地，控制电路被配置为:当输出信号的电压电平与第二电压之间的差值近似大于阈值电压时，以电流模式驱动已被启动的下拉单元，并且控制电路被配置为:当差值近似小于或等于阈值电压时，以电压模式驱动已被启动的下拉单元。
[0007]优选地，上拉单元包括第一晶体管，并且下拉单元包括第二晶体管，其中，当输入信号处于逻辑高电平时，控制电路被配置为:使第一晶体管导通而使第二晶体管截止，以启动上拉单元，并且当输入信号处于逻辑低电平时，控制电路被配置为:使第二晶体管导通而使第一晶体管截止，以启动下拉单元。
[0008]优选地，上拉单元还包括电耦接至第一晶体管的第三晶体管，并且下拉单元还包括电耦接至第二晶体管的第四晶体管，其中，当输入信号处于逻辑低电平时，控制电路被配置为:根据输入信号，导通第三晶体管，以使第一晶体管截止，当输入信号处于逻辑高电平时，控制电路被配置为:根据输入信号，导通第四晶体管，以使第二晶体管截止。
[0009]优选地，上拉单元还包括:第三晶体管。该第三晶体管包括:第一端，被配置为接收第一电压；第二端，电耦接至第一晶体管的控制端；和控制端，被配置为接收与输入信号对应的第一控制信号。下拉单元还包括:第四晶体管，包括:第一端，被配置为接收第二电压；第二端，电耦接至第二晶体管的控制端；和控制端，被配置为接收与输入信号对应的第二控制信号。
[0010]优选地，上拉单元还包括电耦接至第一晶体管的第三晶体管，其中，控制电路被配置为:通过导通第三晶体管而将第一晶体管的控制端和第一晶体管的第一端连接在一起，从而以电流模式驱动已被启动的上拉单元，并且控制电路被配置为:通过使第三晶体管截止并且向第一晶体管的控制端提供参考信号，以电压模式驱动已被启动的上拉单元。
[0011]优选地，下拉单元还包括电耦接至第二晶体管的第三晶体管，其中，控制电路被配置为:通过导通第三晶体管而将第二晶体管的控制端和第二晶体管的第一端连接在一起，从而以电流模式驱动已被启动的下拉单元，并且控制电路被配置为:通过使第三晶体管截止并且向第二晶体管的控制端提供参考信号，以电压模式驱动已被启动的下拉单元。
[0012]优选地，上拉单元还包括:第三晶体管。该第三晶体管包括:第一端，被配置为接收第一参考信号；和第二端，电耦接至第一晶体管的控制端；第四晶体管，包括:第一端，电耦接至第一晶体管的控制端；和第二端，电耦接至第一晶体管的第一端；其中，下拉单元还包括:第五晶体管，包括:第一端，被配置为接收第二参考信号；和第二端，电耦接至第二晶体管的控制端；以及第六晶体管，包括:第一端，电耦接至第二晶体管的控制端；和第二端，电耦接至第二晶体管的第一端。
[0013]根据本发明的另一方面，提供了一种器件，包括:驱动器电路，被配置为根据输入信号来提供输出信号并且在第一电压和第二电压下工作，驱动器电路包括:第一上拉单元，被配置为以电压模式对输出信号的电压电平进行上拉；第一下拉单元，被配置为以电压模式对输出信号的电压电平进行下拉；第二上拉单元，被配置为以电流模式对输出信号的电压电平进行上拉；和第二下拉单元，被配置为以电流模式对输出信号的电压电平进行下拉；以及控制电路，被配置为:根据输入信号、输出信号的电压电平、第一电压和第二电压，选择性地启动第一上拉单元、第一下拉单元、第二上拉单元和第二下拉单元中的一个，以调整输出信号的电压电平。
[0014]优选地，控制电路被配置为:当输入信号处于逻辑高电平并且输出信号的电压电平与第一电压之间的差值近似小于或等于阈值电压时，启动第一上拉单元。
[0015]优选地，控制电路被配置为:当输入信号处于逻辑高电平并且差值近似大于阈值电压时，启动第二上拉单元。
[0016]优选地，控制电路被配置为:当输入信号处于逻辑低电平并且输出信号的电压电平与第二电压之间的差值近似小于或等于阈值电压时，启动第一下拉单元。
[0017]优选地，控制电路被配置为:当输入信号处于逻辑低电平并且差值近似大于阈值电压时，启动第二下拉单元。
[0018]优选地，第二上拉单元包括被配置为提供第一电流的第一电流镜，并且第二下拉单元包括被配置为提供第二电流的第二电流镜。
[0019]优选地，第二上拉单元包括晶体管，晶体管的第一端被配置为接收第一电压，其中，当第二上拉单元启动时，晶体管的控制端和第二端连接在一起。
[0020]优选地，第二下拉单元包括晶体管，晶体管的第一端被配置为接收第二电压，当第二下拉单元启动时，晶体管的控制端和第二端连接在一起。
[0021]根据本发明的又一方面，提供了一种方法，包括:选择性地使驱动器电路中的第一晶体管和第二晶体管的其中一个导通，以调整输出信号的电压电平，其中，驱动器电路被配置为根据输入信号来提供输出信号并且在第一电压和第二电压下工作；以及根据输出信号的电压电平、第一电压和第二电压，选择性地以电压模式或电流模式驱动第一晶体管和第二晶体管的其中已被导通的一个。
[0022]优选地，选择性地使第一晶体管和第二晶体管的其中一个导通包括:当输入信号处于逻辑高电平时，导通第一晶体管，以对输出信号的电压电平进行上拉；以及当输入信号处于逻辑低电平时，导通第二晶体管，以对输出信号的电压电平进行下拉。
[0023]优选地，选择性地以电压模式或电流模式来驱动第一晶体管和第二晶体管的其中已被导通的一个包括:当输出信号的电压电平与第一电压之间的第一差值近似大于阈值电压时，以电流模式驱动已被导通的第一晶体管；当第一差值近似小于或等于阈值电压时，以电压模式驱动已被导通的第一晶体管；当输出信号的电压电平与第二电压之间的第二差值近似大于阈值电压时，以电流模式驱动已被导通的第二晶体管；以及当第二差值近似小于或等于阈值电压时，以电压模式驱动已被导通的第二晶体管。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0025]图1是根据本发明的各个实施例的升压器件的示意图。
[0026]图2是示出了根据本发明的各个实施例的输入信号、输出信号和控制信号的波形图。
[0027]图3是示出了根据本发明的各个实施例的图1中的驱动器电路的操作的方法的流程图。
[0028]图4是根据本发明的各个实施例的电流模驱动器的示意图。
[0029]图5是根据本发明的各个实施例的驱动器电路的示意图。
[0030]图6是示出了根据本发明的各个实施例的输入信号、输出信号和控制信号的波形图。
[0031]图7是示出了根据本发明的一些实施例的图5中的驱动器电路的操作的方法的流程图。
【具体实施方式】
[0032]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，但其本身并不指示所讨论的各个实施例和/或配置之间的关系。
[0033]本说明书中使用的术语通常在本领域中及其具体应用背景下具有惯有的含义。本说明书中应用的实例(包括本文讨论的任何术语的实例)仅是示例性的，但绝不是对本发明或任何示例性术语的范围和含义的限制。同样地，本发明不限于本说明书给出的各个实施例。
[0034]尽管本文可以使用术语“第一 ”、“第二”等来描述各个元件，但是这些元件不应该被这些术语限制。这些术语用于区别各个元件。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一种或多种相关所列条目的任何组合和所有组合。
[0035]在本文中，术语“耦接”也可以被称为“电耦接”，并且术语“连接”可以被称为“电连接”。“耦接”和“连接”也可以用于指示两个或多个元件相互协作或相互作用。
[0036]图1是根据本发明的各个实施例的升压器件100的示意图。升压器件100被配置为:根据输入信号SIN，通过输出端OUT (例如，焊盘)提供输出信号S0UT。在一些实施例中，升压器件100被配置为:提升输入信号SIN的电压电平并且输出被提升的输入信号(即，输出信号S0UT)作为电源电压。在其他实施例中，升压器件100输出是输入信号SIN的三倍的输出信号S0UT。为了说明，输出信号SOUT和输入信号SIN在处于逻辑低电平时，两者的电压电平相同，而输出信号SOUT在处于逻辑高电平时的电压电平是输入信号SIN处于逻辑高电平时的电压电平的三倍。
[0037]如图1所示，升压器件100包括驱动器电路120、电压电平检测电路140和控制电路160。驱动器电路120被配置为:调整输出信号SOUT的电压电平，并且在输出端OUT处输出输出信号S0UT。电压电平检测电路140电耦接至输出端0UT，并且被配置为检测输出信号SOUT的电压电平。控制电路160电耦接至驱动器电路120和电压电平电测电路140。控制电路160被配置为:根据输入信号SIN和电压电平检测电路140的输出来控制驱动器电路120。
[0038]在一些实施例中，驱动器电路120包括电压模驱动器121和电流模驱动器122。电压模驱动器121被配置为:以电压模式调整输出信号SOUT的电压电平。电流模驱动器122被配置为:以电流模式调整输出信号SOUT的电压电平。控制电路160选择性地控制电压模驱动器121和电流模驱动器122中的一个，以调整输出信号SOUT的电压电平。
[0039]在一些实施例中，电压模驱动器121包括第一上拉单元1211和第一下拉单元1212。第一上拉单元1211和第一下拉单元1212被配置为:以电压模式对输出信号SOUT的电压电平分别进行上拉和下拉。电流模驱动器122包括第二上拉单元1221和第二下拉单元1222。第二上拉单元1221和第二下拉单元1222被配置为:以电流模式对输出信号SOUT的电压电平分别进行上拉和下拉。
[0040]此外，控制电路160被配置为:生成控制信号SCl至SC5，以启动第一上拉单元1211、第一下拉单元1212、第二上拉单元1221和第二下拉单元1222中的一个，从而选择性地以电压模式或电流模式来调整输出信号SOUT的电压电平。
[0041]在一些实施例中，如图1示例性地示出的，第一上拉单元1211包括晶体管TRl至TR3。晶体管TRl的第一端被配置为接收电压VDD，晶体管TRl的第二端电耦接至晶体管TR2的第一端，而晶体管TRl的控制端被配置为接收控制信号SCI。晶体管TR2的第二端电耦接至晶体管TR3的第一端，而晶体管TR2的控制端被配置为接收参考信号SREFl。晶体管TR3的第二端电耦接至输出端OUT，而晶体管TR3的控制端被配置为接收控制信号SC2。
[0042]在一些实施例中，第一下拉单元1212包括晶体管TR4至TR6。晶体管TR4的第一端被配置为接收电压VSS，晶体管TR4的第二端电耦接至晶体管TR5的第一端，而晶体管TR4的控制端被配置为接收控制信号SC3。晶体管TR5的第二端电耦接至晶体管TR6的第一端，并且晶体管TR5的控制端被配置为接收参考信号SREF2。晶体管TR6的第二端电耦接至晶体管TR3的第二端和输出端0UT，而晶体管TR6的控制端被配置为接收控制信号SC2。
[0043]在一些实施例中，第二上拉单元1221包括电流源CSl和晶体管TR7至TR8。电流源CSl被配置为:根据控制信号SC4提供第一电流II。晶体管TR7的第一端被配置为接收第一电流II，晶体管TR7的第二端电耦接至晶体管TR8的第一端，并且晶体管TR7的控制端被配置为接收参考信号SREFl。晶体管TR8的第二端电耦接至输出端0UT，而晶体管TR8的控制端被配置为接收控制信号SC2。
[0044]在一些实施例中，第二下拉单元1222包括电流源CS2和晶体管TR9至TR10。电流源CS2被配置为:根据控制信号SC5提供第二电流12。晶体管TR9的第一端被配置为接收第二电流12，晶体管TR9的第二端电耦接至晶体管TRlO的第一端，而晶体管TR9的控制端被配置为接收参考信号SREF2。晶体管TRlO的第二端电耦接至晶体管TR8的第二端和输出端0UT，并且晶体管TRlO的控制端被配置为接收控制信号SC2。
[0045]为了简洁，图1中示出了一个第一上拉单元1211和一个第一下拉单元1212，但是它们是出于示例的目的而给出。各种数目和结构的第一上拉单元1211和第一下拉单元1212都在本发明所涉及的范围内。或者说，在各个实施例中，电压模驱动器121包括若干并联连接的第一上拉单元1211和若干并联连接的第一下拉单元1212。
[0046]此外，为了简洁，图1中示出了一个第二上拉单元1221和一个第二下拉单元1222，但是它们是出于示例的目的而给出。各种数目和结构的第二上拉单元1221和第二下拉单元1222都在本发明所涉及的范围内。或者说，在各个实施例中，电流模驱动器122包括若干并联连接的第二上拉单元1221和若干并联连接的第二下拉单元1222。
[0047]图2是示出了根据本发明的各个实施例的输入信号SIN、输出信号SOUT和控制信号SCl至SC3的波形的示意图。为了说明，下文将给出图2中的输入信号SIN、输出信号SOUT和控制信号SCl至SC3的电压电平及其之间的关系。
[0048]在下文中，为了简洁，“IX”表示输入信号在处于逻辑高电平时的电压电平，“2X”表示输入信号在处于逻辑高电平时的电压电平的两倍，“3X”表示输入信号在处于逻辑高电平时的电压电平的三倍，以此类推。如图1和图2所示，在升压器件100提供的输出信号SOUT为输入信号SIN的三倍的条件下，输入信号SIN从低至高的电压电平为O伏至IX伏，则输出信号SOUT从低至高的电压电平为O伏至3X伏。此外，控制信号SCl从低至高的电压电平为2X伏至3X伏。控制信号SC2从低至高的电压电平为IX伏至2X伏。控制信号SC3从低至高的电压电平为OX伏至IX伏。此外，电压VDD的电压电平被配置为3X伏，而电压VSS的电压电平被配置为O伏。参考信号SREFl的电压电平被配置为2X伏，而参考信号SREF2的电压电平被配置为IX伏。为了说明，给出上述信号的电压电平和转换。上述信号的不同电压电平和转换都在本发明所涉及的范围内。
[0049]图3是示出了根据本发明的一些实施例的图1中的驱动器电路120的操作方法的流程图。参考图2中所示的波形图，下文将通过图3中所示的方法来描述图1中的驱动器电路120的操作。
[0050]如图3示例性地示出的，在操作S310中，当输入信号SIN处于逻辑高电平并且输出信号SOUT的电压电平与电压VDD之间的第一差值大于阈值电压时，启动第二上拉单元1221。换句话说，在图2所示的时间段Tl内第二上拉单元1221启动。在一些实施例中，阈值电压近似为升压器件100所提供的期望的电源电压的一半。例如，阈值电压近似为1.5X伏，但是它是为了示例性的目的而给出，并不是对本发明的限制。
[0051]具体地，输入信号SIN处于逻辑高电平，表示输出信号SOUT被上拉至逻辑高电平。因此，当输入信号SIN处于逻辑高电平时，启动第一上拉单元1211或第二上拉单元1221，以对输出信号SOUT进行上拉。此外，当输出信号SOUT开始被上拉(即，在时间段Tl的开始处)时，输出信号SOUT的电压电平为低(例如，O伏)。换句话说，输出信号SOUT的电压电平与电压VDD之间的差值初始时倾向于为高(即，第一差值大于阈值电压)。因此，控制电路160以电流模式启动驱动器电路120中的上拉单元，换句话说，控制电路160启动第二上拉单元1221。
[0052]在一些实施例中，如图2示例性地示出，在时间段Tl内，控制电路160输出处于逻辑高电平(例如，3X伏)的控制信号SCI。因此，晶体管TRl截止，从而禁用第一上拉单元1211。此外，控制电路160输出处于逻辑低电平(例如，O伏)的控制信号SC3。因此，晶体管TR4截止，从而禁用第一下拉单元1212。
[0053]此外，在时间段Tl内，控制电路160生成控制信号SC4和SC5，以分别使电流源CSl导通和使电流源CS2截止。因此，第二上拉单元1221由第一电流Il启动，而第二下拉单元1222禁止。因此，控制电路160控制驱动器电路120工作在电流模式中。结果，当在时间段Tl内输入信号SIN处于逻辑高电平并且第一差值大于阈值电压时，输出信号SOUT被上拉。
[0054]在操作S330中，当输入信号SIN处于逻辑高电平并且第一差值小于或等于阈值电压时，启动第一上拉单元1211。换句话说，在图2所示的时间段T2内第一上拉单元1211启动。
[0055]当输入信号SIN处于逻辑高电平时，启动第一上拉单元1211或第二上拉单元1221，以对输出信号SOUT进行上拉。此外，当输出信号SOUT的电压电平被上拉至大于阈值电压(即，在时间段T2的开始处)时，输出信号SOUT的电压电平与电压VDD之间的差值倾向于为低。因此，控制电路160以电压模式启动驱动器电路120中的上拉单元，换句话说，控制电路160启动第一上拉单元1211。
[0056]在一些实施例中，如图2示例性地示出的，在时间段T2内，控制电路160输出处于逻辑低电平(例如，2X伏)的控制信号SCI。因此，晶体管TRl导通，从而启用第一上拉单元1211。类似地，控制电路160输出处于逻辑低电平(例如，O伏)的控制信号SC3，从而禁用第一下拉单元1212。
[0057]此外，在时间段T2内，控制电路160生成使电流源CSl和CS2均截止的控制信号SC4和SC5。因此，第二上拉单元1221和第二下拉单元1222两者均禁用。因此，控制电路160控制驱动器电路120工作在电压模式中。结果，当在时间段T2内输入信号SIN处于逻辑高电平并且第一差值小于或等于阈值电压时，输出信号SOUT被上拉。
[0058]在操作S350中，当输入信号SIN处于逻辑低电平并且输出信号SOUT的电压电平与电压VSS之间的第二差值大于阈值电压时，启动第二下拉单元1222。换句话说，在图2所示的时间段T3内第二下拉单元1222启动。
[0059]具体地，输入信号SIN处于逻辑低电平，表示输出信号SOUT被下拉至逻辑低电平。因此，当输入信号SIN处于逻辑低电平时，第一下拉单元1212或第二下拉单元1222启用，以对输出信号SOUT进行下拉。此外，当输出信号SOUT开始被下拉(S卩，在时间段Τ3的开始处)时，输出信号SOUT的电压电平为高(例如，3Χ伏)。换句话说，输出信号SOUT的电压电平与电压VSS之间的差值初始时倾向于为高(即，第二差值大于阈值电压)。因此，控制电路160以电流模式启动驱动器电路120中的下拉单元，换句话说，控制电路160启动第二下拉单元1222。
[0060]在一些实施例中，如图2示例性地示出的，在时间段Τ3内，控制电路160输出处于逻辑高电平(例如，3Χ伏)的控制信号SCl和处于逻辑低电平(例如，O伏)的控制信号SC3。因此，第一上拉单元1211和第一下拉单元1212两者均禁用。此外，控制电路160生成控制信号SC4和SC5，以分别使电流源CSl截止和使电流源CS2导通。因此，第二上拉单元1221禁用，而第二下拉单元1222由第二电流12启动。因此，控制电路160控制驱动器电路120工作在电流模式中。结果，当在时间段Τ3内输入信号SIN处于逻辑低电平并且第二差值大于阈值电压时，输出信号SOUT被下拉。
[0061]在操作S370中，当输入信号SIN处于逻辑低电平并且第二差值小于或等于阈值电压时，第一下拉单元1212启动。换句话说，在图2所示的时间段Τ4内第一下拉单元1212启动。
[0062]当输入信号SIN处于逻辑低电平时，启用第一下拉单元1212或第二下拉单元1222，以对输出信号SOUT进行下拉。此外，当输出信号SOUT的电压电平被下拉至小于阈值电压(即，在时间段Τ4的开始处)时，输出信号SOUT的电压电平与电压VSS之间的差值倾向于为低。因此，控制电路160以电压模式启动驱动器电路120中的下拉单元，换句话说，控制电路160启动第一下拉单元1212。
[0063]在一些实施例中，如图2示例性地示出的，在时间段Τ4内，控制电路160输出处于逻辑高电平(例如，IX伏)的控制信号SC3。因此，晶体管TR4导通，从而启动第一下拉单元1212。类似地，控制电路160输出处于逻辑高电平(例如，3Χ伏)的控制信号SC1，从而禁用第一上拉单元1211。
[0064]此外，在时间段Τ4内，控制电路160生成使电流源CSl和CS2均截止的控制信号SC4和SC5。因此，第二上拉单元1221和第二下拉单元1222两者均禁用。因此，控制电路160控制驱动器电路120工作在电压模式中。结果，当在时间段Τ4内输入信号SIN处于逻辑低电平并且第二差值小于或等于阈值电压时，输出信号SOUT被下拉。
[0065]根据上述实施例，当输出信号SOUT的电压电平与电压VDD (或VSS)之间的差值大于阈值电压时，驱动器电路120工作在电流模式中。结果，当驱动器电路120以大电流调整输出信号SOUT时，降低了 SSO噪声和HCI风险。此外，有效地控制输出信号SOUT的转换速率。此外，当输出信号SOUT的电压电平与电压VDD(或VSS)之间的差值小于或等于阈值电压时，驱动器电路120工作在电压模式中。结果，驱动器电路120在该工作区域中具有良好的阻抗线性特性。由于在该工作区域中流经驱动器电路120的电流小，所以降低了 SSO噪声和HCI风险的影响。有效地，由于在驱动器电路120中配置了电压模驱动器121和电流模驱动器122，所以实现了在大电压范围内的稳定的阻抗控制和精确的转换速率调整。
[0066]在一些实施例中，图1中的电流源CSl和CS2是被配置为根据参考电流提供相应的第一电流Il和第二电流12的电流镜。因此，通过调整参考电流来调整第一电流Il和第二电流12的值。参考电流的值取决于升压器件100所提供的期望的电源电压的电压电平。
[0067]在一些实施例中，用自偏置电流源来代替图1中的电流源CSl和CS2。自偏置电流源还提供恒定的电流。例如，在N型MOS晶体管的栅极端和漏极端连接并且该N型MOS晶体管工作在饱和区的条件下，一旦在N型MOS管的栅极端提供恒定的电压时，N型MOS管提供近似恒定的电流。因此，具有自偏置电流源的电流模驱动器与具有恒定电流源的电流模驱动器(例如，电流镜)具有相同的特性。
[0068]参考图4。图4是根据本发明的各个实施例的电流模驱动器400的示意图。在一些实施例中，电流模驱动器400应用在图1的升压器件100中，但是本发明不限于这方面。
[0069]如图4示例性地示出的，电流模驱动器400包括代替图1所示的相应的电流源CS I和CS2的晶体管TRll和TRl2。晶体管TRll的第一端被配置为接收电压VDD，而晶体管TRll的第二端电耦接至晶体管TR7的第一端。晶体管TRll的控制端被配置为通过开关SWl选择性地接收电压VDD，并且通过开关SW2电耦接至晶体管TRll的第二端。晶体管TR12的第一端被配置为接收电压VSS，而晶体管TR12的第二端电耦接至晶体管TR9的第一端。晶体管TRl2的控制端被配置为通过开关SW3选择性地接收电压VSS，并且通过开关SW4电耦接至晶体管TR12的第二端。
[0070]在一些实施例中，开关SW2和SW3被控制为闭合，而开关SWl和SW4被控制为断开。因此，晶体管TRll导通并且处于自偏置形式，而晶体管TR12被电压VSS截止。因此，电流模驱动器400工作，以电流模式上拉输出信号SOUT的电压电平。在其他一些实施例中，开关SWl和SW4被控制为闭合，而开关SW2和SW3被控制为断开。因此，晶体管TR12导通并且处于自偏置形式，而晶体管TRll被电压VDD截止。因此，电流模驱动器400工作，以电流模式下拉输出信号SOUT的电压电平。
[0071]为了简洁，示出了电流模驱动器400中用于调整输出信号SOUT的电压电平的一个通道(一个上拉单元和一个下拉单元)，但是电流模驱动器400中的各个数目的通道都在本发明所涉及的范围内。结果，控制电路能够通过调整导通通道的数量来调整电流的值。
[0072]具有自偏置电流源的电流模驱动器与具有恒定电流源的电流模驱动器(例如，电流镜)具有相同的特性。换句话说，自偏置电流模驱动器也具有良好的转换速率控制、低SSO噪声和低HCI风险。此外，与其他方法中的电流模驱动器相比，自偏置电流模驱动器使用晶体管而不使用电流镜。因此，自偏置电流模驱动器具有比恒定电流模驱动器更低的成本。
[0073]参考图5。图5是根据本发明的各个实施例的驱动器电路500的示意图。在一些实施例中，驱动器电路500应用于图1的升压器件100中，但是本发明不限于这方面。如图5示例性地示出的，驱动器电路500包括上拉单元510和下拉单元520。上拉单元510被配置为对输出信号SOUT的电压电平进行上拉。下拉单元520被配置为对输出信号SOUT的电压电平进行下拉。
[0074]在一些实施例中，上拉单元510包括晶体管TR13至TR18。晶体管TR13的第一端被配置为接收电压VDD，并且晶体管TR13的第二端电耦接至晶体管TR14的第一端。晶体管TR14的第二端电耦接至晶体管TR15的第一端，并且晶体管TR14的控制端被配置为接收参考信号SREF3。晶体管TRl5的第二端电耦接至输出端OUT，并且晶体管TRl5的控制端被配置为接收控制信号SC6。
[0075]晶体管TR16的第一端被配置为接收电压VDD，晶体管TR16的第二端电耦接至晶体管TR13的控制端，而晶体管TR16的控制端被配置为接收与输入信号SIN对应的控制信号SC7。晶体管TR17的第一端电耦接至晶体管TR13的控制端，晶体管TR17的第二端被配置为接收参考信号SREF3，而晶体管TR17的控制端被配置为接收控制信号SC8。晶体管TR18的第一端电耦接至晶体管TR13的控制端，晶体管TR18的第二端电耦接至晶体管TR13的第二端，而晶体管TR18的控制端被配置为接收控制信号SC9。
[0076]在一些实施例中，下拉单元520包括晶体管TR19至TR24。晶体管TR19的第一端被配置为接收电压VSS，并且晶体管TR19的第二端电耦接至晶体管TR20的第一端。晶体管TR20的第二端电耦接至晶体管TR21的第一端，并且晶体管TR20的控制端被配置为接收参考信号SREF4。晶体管TR21的第二端电耦接至输出端0UT，而晶体管TR21的控制端被配置为接收控制信号SC6。
[0077]晶体管TR22的第一端被配置为接收电压VSS，晶体管TR22的第二端电耦接至晶体管TR19的控制端，而晶体管TR22的控制端被配置为接收与输入信号SIN对应的控制信号SClO0晶体管TR23的第一端电耦接至晶体管TR19的控制端，晶体管TR23的第二端被配置为接收参考信号SREF4，而晶体管TR23的控制端被配置为接收控制信号SClI。晶体管TR24的第一端电耦接至晶体管TR19的控制端，晶体管TR24的第二端电耦接至晶体管TR19的第二端，而晶体管TR24的控制端被配置为接收控制信号SC12。
[0078]在本实施例中，驱动器电路500的电压模驱动器和电流模驱动器共用相同的配置。例如，驱动器电路500的电压模驱动器和电流模驱动器共用晶体管TR13至TR15，以用于对输出信号SOUT的电压电平进行上拉，并且共用晶体管TR19至TR21，以用于对输出信号SOUT的电压电平进行下拉。
[0079]在一些实施例中，上述控制信号SC6至SC12由与图1中的控制电路160类似的控制电路(未在图中示出)生成。在一些实施例中，驱动器电路500被配置为输出是输入信号SIN三倍的输出信号S0UT。因此，上拉单元510包括用于对输出信号SOUT的电压电平进行上拉的三个晶体管TR13至TR15，并且下拉单元520包括用于对输出信号SOUT的电压电平进行下拉的三个晶体管TR19至TR21。然而，上拉单元510和下拉单元520中的不同数目的晶体管都在本发明所涉及的范围内。
[0080]图6是示出了根据本发明的各个实施例的输入信号SIN、输出信号SOUT和控制信号SC6至SC12的波形的示意图。为了说明，下文将给出图5中的输入信号SIN、输出信号SOUT和控制信号SC6至SC12的电压电平和关系。
[0081]如图5和图6示例性地示出的，在升压器件100提供是输入信号SIN的三倍的输出信号SOUT的条件下，输入信号SIN从低至高的电压电平为O伏至IX伏，并且输出信号SOUT从低至高的电压电平为O伏至3X伏。此外，控制信号SC6从低至高的电压电平为IX伏至2X伏。控制信号SC7从低至高的电压电平为2X伏至3X伏。控制信号SC8从低至高的电压电平为2X伏至3X伏。控制信号SC9从低至高的电压电平为2X伏至3X伏。控制信号SClO从低至高的电压电平从O伏至IX伏。控制信号SCll从低至高的电压电平为O伏至IX伏。控制信号SC12从低至高的电压电平为O伏至IX伏。此外，电压VDD的电压电平被配置为3X伏，而电压VSS的电压电平被配置为O伏。参考信号SREF3的电压电平被配置为2X伏，而参考信号SREF4的电压电平被配置为IX伏。为了说明，给出了上述信号的电压电平和转换。上述信号的各个电压电平和转变都在本发明所涉及的范围内。
[0082]图7是示出了根据本发明的一些实施例的图5中的驱动器电路500的操作的方法的流程图。下文将参考图6所示的波形图，通过图7所示的方法来描述图5中的驱动器电路500的操作。
[0083]如图7示例性地示出的，在操作S710中，当输入信号SIN处于逻辑高电平并且输出信号SOUT的电压电平与电压VDD之间的第一差值大于阈值电压时，晶体管TR18导通，而晶体管TR16和TR17截止。因此，晶体管TR13导通并且以自偏置形式工作。换句话说，在图6所示的时间段Tl内以电流模式启动上拉单元510。
[0084]此外，在时间段Tl内，晶体管TR22导通，使得晶体管TR19被电压VSS截止，S卩，下拉单元520禁用。因此，在时间段Tl内，驱动器电路500工作在电流模式中且对输出信号SOUT的电压电平进行上拉。
[0085]在一些实施例中，阈值电压近似为升压器件100所提供的期望的电源电压的一半。例如，阈值电压近似为1.5X伏，但它是出于示例性的目的而给出的，并不是对于本发明的限制。
[0086]如图6示例性地示出的，具体地，控制电路(未在图中示出)通过改变输入信号SIN的电压电平来生成控制信号SC7和SC10。因此，当输入信号SIN处于逻辑高电平时，晶体管TR16由控制信号SC7(处于逻辑高电平，例如，3X伏)截止。因此，晶体管TR13导通，SP，启动上拉单元510。同时，晶体管TR22由控制信号SClO (处于逻辑高电平，例如，IX伏)导通。因此，晶体管TR19由电压VSS截止，S卩，禁用下拉单元520。
[0087]此外，在时间段Tl内，控制信号(未在图中示出)输出处于逻辑低电平的控制信号SC8和SC9。因此，晶体管TR18导通，而晶体管TR17截止(在本实施例中，晶体管TR18是P型MOS晶体管，而晶体管TR17是N型MOS晶体管)。因此，晶体管TRl3的控制端和第二端连接。结果，晶体管TR13以自偏置形式工作。因此，当输入信号SIN处于逻辑高电平并且输出信号SOUT的电压电平与电压VDD之间的差值大于阈值电压时，驱动器电路500工作在电流模式且对输出信号SOUT的电压电平进行上拉。
[0088]应该强调的是，在时间段Tl内输出信号SOUT的电压电平为低。为了防止晶体管TR13至TR15中的每一个的跨压(cross voltage)出现过载(例如，超过IX伏)，控制电路(未在图中示出)被配置为生成处于逻辑低电平(例如，IX伏)的控制信号SC6。
[0089]在操作S730中，当输入信号SIN处于逻辑高电平并且第一差值小于或等于阈值电压时，晶体管TR17导通，而晶体管TR16和TR18截止。因此，晶体管TR13由参考信号SREF3(例如，2X伏)导通。换句话说，在图6所示的时间段T2内以电压模式启动上拉单元510。
[0090]类似地，在时间段T2内，晶体管TR22导通，使得晶体管TR19由电压VSS截止，即，下拉单元520禁用。因此，在时间段T2内，驱动器电路500工作在电压模式且对输出信号SOUT的电压电平进行上拉。
[0091]如图6示例性地示出的，具体地，在时间段T2内，由于输入信号SIN仍处于逻辑高电平，所以控制信号SC7和SClO仍处于逻辑高电平。因此，晶体管TR16由控制信号SC7 (例如，3X伏)截止，而晶体管TR22由控制信号SClO (例如，IX伏)导通。换句话说，在该时间段内上拉单元510启动，而下拉单元520禁用。
[0092]此外，在时间段T2内，控制电路(未在图中示出)输出处于逻辑高电平的控制信号SC8和SC9。因此，晶体管TR17导通，而晶体管TR18截止。因此，晶体管TR13的控制端接收参考信号SREF3。结果，晶体管TR13工作在电压模式中。因此，当输入信号SIN处于逻辑高电平并且输出信号SOUT的电压电平与电压VDD之间的第一差值小于或等于阈值电压时，驱动器电路500工作在电压模式且对输出信号SOUT的电压电平进行上拉。
[0093]此外，在时间段T2内，输出信号SOUT的电压电平为高。因此，控制电路(未在图中示出)被配置为生成处于逻辑高电平(例如，2X伏)的控制信号SC6，以防止晶体管TR13至TR15中的每一个的跨压出现过载(例如，超过IX伏)。
[0094]在操作S750中，当输入信号SIN处于逻辑低电平并且输出信号SOUT的电压电平与电压VSS之间的第二差值大于阈值电压时，晶体管TR24导通，而晶体管TR22和TR23截止。因此，晶体管TR19导通并且以自偏置形式工作。换句话说，在图6所示的时间段T3内以电流模式启动下拉单元520。
[0095]此外，在时间段T3内，晶体管TR16导通，使得晶体管TR13由电压VDD截止，S卩，上拉单元510禁用。因此，在时间段T3内，驱动器电路500工作在电流模式中且对输出信号SOUT的电压电平进行下拉。
[0096]如图6所示例性地示出，具体地，控制信号SC7和SClO与输入信号SIN对应。因此，当输入信号SIN处于逻辑低电平时，晶体管TR22由控制信号SClO (处于逻辑低电平，例如，O伏)截止。因此，晶体管TR19导通，S卩，下拉单元520启动。同时，晶体管TR16由控制信号SC7(处于逻辑低电平，例如2X伏)导通。因此，晶体管TR13由电压VDD截止，S卩，上拉单元510禁用。
[0097]此外，在时间段T3内，控制电路(未在图中示出)输出处于逻辑高电平的控制信号SCll和SC12。因此，晶体管TR24导通，而晶体管TR23截止(在本实施例中，晶体管TR24是N型MOS晶体管，而晶体管TR23是P型MOS晶体管)。因此，晶体管TR19的控制端和第二端连接。结果，晶体管TR19以自偏置形式工作。因此，当输入信号SIN处于逻辑低电平并且输出信号SOUT的电压电平与电压VSS之间的第二差值大于阈值电压时，驱动器电路500工作在电流模式且对输出信号SOUT的电压电平进行下拉。
[0098]此外，在时间段T3内，输出信号SOUT的电压电平为高。因此，控制电路(未示出)被配置为生成处于逻辑高电平(例如，2X伏)的控制信号SC6，以防止晶体管TR19至TR21中的每一个的跨压出现过载(例如，超过IX伏)。
[0099]在操作S770中，当输入信号SIN处于逻辑低电平并且第二差值小于或等于阈值电压时，晶体管TR23导通，而晶体管TR22和TR24截止。因此，晶体管TR19由参考信号SREF4导通。换句话说，在图6所示的时间段T4内以电压模式启动下拉单元520。
[0100]类似地，在时间段T4内，晶体管TR16导通，使得晶体管TR13由电压VDD截止，SP，上拉单元510禁用。因此，在时间段T4内，驱动器电路500工作在电压模式中且对输出信号SOUT的电压电平进行下拉。
[0101]如图6所示例性地示出，具体地，在时间段T4内，由于输入信号SIN仍处于逻辑低电平，所以控制信号SC7和SClO仍处于逻辑低电平。因此，晶体管TR22由控制信号SClO (例如，O伏)截止，而晶体管TR16由控制信号SC7(例如，2X伏)导通。换句话说，在该时间段内下拉单元520启动，而上拉单元510禁用。
[0102]此外，在时间段T4内，控制电路(未在图中示出)输出处于逻辑低电平的控制信号SCll和SC12。因此，晶体管TR23导通，而晶体管TR24截止。因此，晶体管TR19的控制端接收参考信号SREF4。结果，晶体管TR19工作在电压模式中。因此，当输入信号SIN处于逻辑低电平并且输出信号SOUT的电压电平与电压VSS之间的第二差值小于或等于阈值电压时，驱动器电路500工作在电压模式且对输出信号SOUT的电压电平进行下拉。
[0103]此外，在时间段T4内，输出信号SOUT的电压电平为低。因此，控制电路(未在图中示出)被配置为生成处于逻辑低电平(例如，IX伏)的控制信号SC6，以防止晶体管TR19至TR21中的每一个的跨压出现过载(例如，超过IX伏)。
[0104]因此，驱动器电路500被实现为分别以自偏置电流模式或电压模式驱动。换句话说，利用大电流来降低驱动器电路500的SSO噪声和HCI风险，并且可以有效地控制输出信号SOUT的转换速率。此外，当驱动器电路500工作在电压模式时，其具有良好的阻抗线性特性。此外，驱动器电路500的电压模驱动器和电流模驱动器共用相同的硬件，从而可以节省硬件面积并且可以降低成本。
[0105]总的来说，本发明的驱动器电路包括电压模驱动器和电流模驱动器两者。因此，通过大电流降低了驱动器电路的SSO噪声和HCI风险，并且有效地控制输出信号的转换速率。此外，当工作在电压模中时，驱动器电路具有良好的阻抗线性特性。此外，自偏置电流模驱动器被提供为代替恒定电流模驱动器，从而降低驱动器电路的成本。另外，通过用同一硬件来结合电压模驱动器与电流模驱动器，节省了驱动器电路的面积。
[0106]在一些实施例中，公开了一种包括驱动器电路和控制电路的器件。驱动器电路被配置为根据输入信号来提供输出信号，并且在第一电压和第二电压下工作。驱动器电路包括被配置为对输出信号的电压电平分别进行上拉和下拉的上拉单元和下拉单元。控制电路被配置为根据输入信号来选择性地启动上拉单元和下拉单元中的一个，以调整输出信号的电压电平。控制电路还被配置为:根据输出信号的电压电平、第一电压和第二电压，选择性地以电压模式或电流模式驱动上拉单元和下拉单元的其中已被启动的一个。
[0107]还公开了一种包括驱动器电路和控制电路的器件。驱动器电路被配置为根据输入信号来提供输出信号，并且在第一电压和第二电压下工作。驱动器电路包括第一上拉单元、第一下拉单元、第二上拉单元和第二下拉单元。第一上拉单元被配置为以电压模式对输出信号的电压电平进行上拉。第一下拉单元被配置为以电压模式对输出信号的电压电平进行下拉。第二上拉单元被配置为以电流模式对输出信号的电压电平进行上拉。第二下拉单元被配置为以电流模式对输出信号的电压电平进行下拉。控制电路被配置为:根据输入信号、输出信号的电压电平、第一电压和第二电压，选择性地启动第一上拉单元、第一下拉单元、第二上拉单元、第二下拉单元中的一个，以调整输出信号的电压电平。
[0108]还公开了一种包括下文所概述的步骤的方法。选择性地导通驱动器电路的第一晶体管和第二晶体管中的一个，以调整驱动器电路根据输入信号所提供的输出信号的电压电平，其中，驱动器电路在第一电压和第二电压下工作。根据输出信号的电压电平、第一电压和第二电压，选择性地以电压模式或电流模式驱动第一晶体管和第二晶体管的其中已被导通的一个。
[0109]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种器件，包括 驱动器电路，被配置为根据输入信号来提供输出信号并且在第一电压和第二电压下工作，包括 上拉单元，被配置为对所述输出信号的电压电平进行上拉；和下拉单元，被配置为对所述输出信号的所述电压电平进行下拉；以及控制电路，被配置为:根据所述输入信号，选择性地启动所述上拉单元和所述下拉单元中的一个，以调整所述输出信号的电压电平，并且所述控制电路被配置为:根据所述输出信号的电压电平、所述第一电压和所述第二电压，选择性地以电压模式或电流模式来驱动所述上拉单元和所述下拉单元其中已被启动的一个。2.根据权利要求1所述的器件，其中，所述控制电路被配置为:当所述输入信号处于逻辑高电平时，启动所述上拉单元，以对所述输出信号的电压电平进行上拉，并且所述控制电路被配置为:当所述输入信号处于逻辑低电平时，启动所述下拉单元，以对所述输出信号的电压电平进行下拉。3.根据权利要求1所述的器件，其中，所述控制电路被配置为:当所述输出信号的电压电平与所述第一电压之间的差值近似大于阈值电压时，以所述电流模式驱动已被启动的所述上拉单元，并且所述控制电路被配置为:当所述差值近似小于或等于所述阈值电压时，以所述电压模式驱动已被启动的所述上拉单元。4.根据权利要求1所述的器件，其中，所述控制电路被配置为:当所述输出信号的电压电平与所述第二电压之间的差值近似大于阈值电压时，以所述电流模式驱动已被启动的所述下拉单元，并且所述控制电路被配置为:当所述差值近似小于或等于所述阈值电压时，以所述电压模式驱动已被启动的所述下拉单元。5.根据权利要求1所述的器件，其中，所述上拉单元包括第一晶体管，并且所述下拉单元包括第二晶体管，其中，当所述输入信号处于逻辑高电平时，所述控制电路被配置为:使所述第一晶体管导通而使所述第二晶体管截止，以启动所述上拉单元，并且当所述输入信号处于逻辑低电平时，所述控制电路被配置为:使所述第二晶体管导通而使所述第一晶体管截止，以启动所述下拉单元。6.根据权利要求5所述的器件，其中，所述上拉单元还包括电耦接至所述第一晶体管的第三晶体管，并且所述下拉单元还包括电耦接至所述第二晶体管的第四晶体管，其中，当所述输入信号处于逻辑低电平时，所述控制电路被配置为:根据所述输入信号，导通所述第三晶体管，以使所述第一晶体管截止，当所述输入信号处于逻辑高电平时，所述控制电路被配置为:根据所述输入信号，导通所述第四晶体管，以使所述第二晶体管截止。7.根据权利要求5所述的器件，其中，所述上拉单元还包括: 第三晶体管，包括: 第一端，被配置为接收所述第一电压； 第二端，电耦接至所述第一晶体管的控制端；和 控制端，被配置为接收与所述输入信号对应的第一控制信号； 其中，所述下拉单元还包括: 第四晶体管，包括: 第一端，被配置为接收所述第二电压； 第二端，电耦接至所述第二晶体管的控制端；和 控制端，被配置为接收与所述输入信号对应的第二控制信号。8.一种器件，包括: 驱动器电路，被配置为根据输入信号来提供输出信号并且在第一电压和第二电压下工作，所述驱动器电路包括: 第一上拉单元，被配置为以电压模式对所述输出信号的电压电平进行上拉； 第一下拉单元，被配置为以所述电压模式对所述输出信号的电压电平进行下拉；第二上拉单元，被配置为以电流模式对所述输出信号的电压电平进行上拉；和第二下拉单元，被配置为以所述电流模式对所述输出信号的电压电平进行下拉；以及控制电路，被配置为:根据所述输入信号、所述输出信号的电压电平、所述第一电压和所述第二电压，选择性地启动所述第一上拉单元、所述第一下拉单元、所述第二上拉单元和所述第二下拉单元中的一个，以调整所述输出信号的电压电平。9.根据权利要求8所述的器件，其中，所述控制电路被配置为:当所述输入信号处于逻辑高电平并且所述输出信号的电压电平与所述第一电压之间的差值近似小于或等于阈值电压时，启动所述第一上拉单元。10.一种方法，包括: 选择性地使驱动器电路中的第一晶体管和第二晶体管的其中一个导通，以调整输出信号的电压电平，其中，所述驱动器电路被配置为根据输入信号来提供所述输出信号并且在第一电压和第二电压下工作；以及 根据所述输出信号的电压电平、所述第一电压和所述第二电压，选择性地以电压模式或电流模式驱动所述第一晶体管和所述第二晶体管的其中已被导通的一个。
【文档编号】H03K19/0175GK106059560SQ201510597824
【公开日】2016年10月26日
【申请日】2015年9月18日
【发明人】徐瑛佑, 蔡健群, 施育男
【申请人】台湾积体电路制造股份有限公司