3dic互连器件及其形成方法
【专利说明】3D1C互连器件及其形成方法
[0001] 相关申请的交叉参考
[0002] 本申请要求于2014年5月30日提交的名称为"Multi-WaferStackingby Oxide-OxideBonding"的第62/005, 763号美国临时专利申请的优先权，其全部内容结合于 此作为参考。
技术领域
[0003] 本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
【背景技术】
[0004] 由于多种电子组件（诸如，晶体管、二极管、电阻器、电容器等）的集成密度的不断 提高，半导体工业已经经历了快速的增长。就绝大部分而言，集成密度的提高来自于最小部 件尺寸的不断减小（诸如，缩小半导体工艺节点至亚20nm节点），这使得更多的组件被集成 到给定的区域中。近来，随着对于小型化、高速度、大带宽、低功耗和低延时的需求的增长， 对于半导体管芯的更小以及更具创造性的封装技术的需求也相应的增长。
[0005] 随着半导体技术的进一步推进，已经出现了诸如3D集成电路（3DIC)的堆叠半导 体器件作为进一步减小半导体器件的物理尺寸的有效替代物。在堆叠半导体器件中，在不 同的半导体晶圆上制造诸如逻辑、存储、处理器电路等的有源电路。两个或更多的半导体晶 圆堆叠在彼此的顶部上，以进一步减小半导体器件的物理尺寸。
[0006] 通过合适的接合技术将两个半导体晶圆接合在一起。通常使用的接合技术包括直 接接合、化学活化接合、等离子活化接合、阳极接合、共晶接合、玻璃介质接合、附着接合、热 压缩接合、反应接合等。在堆叠半导体晶圆之间提供电连接。堆叠半导体器件可提供具有 更小物理尺寸的更高的密度，并且具有增强的性能以及更低的功耗。
【发明内容】
[0007] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器 件，包括：第一工件，包括：第一衬底；和第一金属化层，形成在所述第一衬底的正面上，所 述第一金属化层具有第一互连件；第二工件，与所述第一工件接合，所述第二工件包括：第 二衬底；和第二金属化层，形成在所述第二衬底的正面上，所述第二金属化层具有第二互连 件，其中，所述第二衬底的正面面对所述第一衬底的正面；第一再分布层（RDL)，形成在所 述第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；第一导电塞，从所 述第二衬底的背面延伸至所述第一互连件，所述第一导电塞延伸穿过所述第二互连件；第 三工件，与所述第二工件接合，所述第三工件包括：第三衬底；和第三金属化层，形成在所 述第三衬底的正面上，所述第三金属化层具有第三互连件，其中，所述第三衬底的正面面对 所述第二衬底的背面；以及第二导电塞，从所述第三衬底的背面延伸至所述第一RDL，所述 第二导电塞延伸穿过所述第三互连件，所述第三衬底的背面与所述第三衬底的正面相对。
[0008] 该半导体器件还包括：第二RDL，形成在所述第三衬底的背面上，所述第二RDL与 所述第二导电塞电接触。
[0009] 在该半导体器件中，所述第一导电塞与所述第一RDL、所述第一互连件和所述第二 互连件电接触。
[0010] 在该半导体器件中，所述第二导电塞与所述第一RDL和所述第三互连件电接触。
[0011] 在该半导体器件中，所述第一导电塞具有从所述第二衬底的正面延伸至所述第二 互连件的第一宽度，并且所述第一导电塞具有从所述第二互连件延伸至所述第一互连件的 第二宽度，所述第二宽度小于所述第一宽度。
[0012] 该半导体器件还包括：第三导电塞，所述第三导电塞从所述第二衬底的所述背面 延伸至所述第二金属化层的第四互连件，所述第三导电塞与所述第一RDL和所述第四互连 件电接触。
[0013] 在该半导体器件中，所述第三导电塞具有从所述第二衬底的背面延伸至所述第二 衬底的正面的第一宽度，并且所述第三导电塞具有从所述第二衬底的正面延伸至所述第二 金属化层中的所述第四互连件的第二宽度，所述第二宽度小于所述第一宽度。
[0014] 根据本发明的另一方面，提供了一种半导体器件，包括：第一工件，包括：第一衬 底；多个第一介电层，形成在所述第一衬底的正面上；和第一互连件，形成在所述多个第一 介电层内；第二工件，堆叠在所述第一工件的顶部上，所述第二工件包括：第二衬底；多个 第二介电层，形成在所述第二衬底的正面上，其中，所述第一衬底的正面面对所述第二衬底 的正面；和第二互连件，形成在所述多个第二介电层内；第一再分布层（RDL)，形成在所述 第二衬底的背面上，所述第二衬底的背面与所述第二衬底的正面相对；第一导电塞，从所述 第二衬底的背面延伸至所述第一互连件，所述第一导电塞电互连所述第一RDL、所述第一互 连件和所述第二互连件；第三工件，堆叠在所述第二工件的顶部上，所述第三工件包括：第 三衬底；多个第三介电层，形成在所述第三衬底的正面上；和第三互连件，形成在所述多个 第三介电层内，其中，所述第三衬底的正面面对所述第二衬底的背面；以及第二导电塞，从 所述第三衬底的背面延伸至所述第一RDL，所述第二导电塞电互连所述第一RDL和所述第 三互连件，所述第三衬底的背面与所述第三衬底的正面相对。
[0015] 该半导体器件还包括：第二RDL，形成在所述第三衬底的背面上，其中，所述第二 导电塞电夹置在所述第二RDL和所述第三互连件之间。
[0016] 在该半导体器件中，所述第一RDL与所述第二RDL电互连。
[0017] 在该半导体器件中，所述第一导电塞横向偏离第二导电塞。
[0018] 在该半导体器件中，所述第一导电塞具有延伸穿过所述多个第二介电层中的第一 介电层的第一宽度，并且所述第一导电塞具有延伸穿过所述第二互连件的第二宽度，所述 多个第二介电层中的第一介电层是最靠近所述第二衬底的介电层，所述第二宽度小于所述 第一宽度。
[0019] 该半导体器件还包括：第三导电塞，从所述第一RDL延伸至所述第二介电层内的 第四互连件，所述第三导电塞提供所述第一RDL和所述第四互连件之间的电接触件。
[0020] 在该半导体器件中，所述第三导电塞具有延伸穿过所述第二衬底的第一宽度，并 且所述第三导电塞具有延伸穿过所述多个第二介电层中的第一介电层的第二宽度，所述多 个第二介电层中的第一介电层是最靠近所述第二衬底的介电层，所述第二宽度小于所述第 一宽度。
[0021] 根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括：提供 第一工件，所述第一工件在所述第一工件的第一侧上具有形成在一个或多个第一介电层内 的第一互连件；提供第二工件，所述第二工件在所述第二工件的第一侧上具有形成在一个 或多个第二介电层内的第二互连件；将所述第一工件接合至所述第二工件，使得所述第一 工件的第一侧面对所述第二工件的第一侧；从所述第二工件的第二侧形成第一开口，所述 第二工件的第二侧与所述第二工件的第一侧相对，其中，所述第一开口从所述第二工件的 第二侧延伸至所述第一互连件，所述第一开口延伸穿过所述第二互连件；用导电材料填充 所述第一开口；在所述第二工件的第二侧上形成第一再分布层（RDL);提供第三工件，所述 第三工件在所述第三工件的第一侧上具有形成在一个或多个第三介电层内的第三互连件； 将所述第三工件接合至所述第二工件，使得所述第三工件的第一侧面对所述第二工件的第 二侧；从所述第三工件的第二侧形成第二开口，所述第三工件的第二侧与所述第三工件的 第一侧相对，其中，所述第二开口从所述第三工件的第二侧延伸至所述第一RDL，所述第二 开口延伸穿过所述第三互连件；以及用所述导电材料填充所述第二开口。
[0022] 在该方法中，将所述第一工件接合至所述第二工件包括电介质与电介质接合。
[0023] 在该方法中，将所述第三工件接合至所述第二工件包括电介质与电介质接合。
[0024] 在该方法中，形成所述第一开口还包括使用所述第二互连件作为硬掩模。
[0025] 在该方法中，形成所述第二开口还包括使用所述第三互连件作为硬掩模。
[0026] 该方法还包括：从所述第二工件的第二侧形成第三开口，其中，所述第三开口从所 述第二工件的第二侧延伸至形成在所述一个或多个第二介电层内的第四互连件；以及用所 述导电材料填充所述第三开口。
【附图说明】
[0027] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调 的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种 部件的尺寸可以被任意增加或减少。
[0028] 图1至图6是根据一些实施例的在制造多个接合的工件之间的互连结构期间的多 个处理步骤的截面图。
[0029] 图7示出了根据一些实施例的互连件的示例性的顶视图。
[0030] 图8是示出了根据一些实施例的在多个接合的工件之间形成互连结构的方法的 流程图。
【具体实施方式】
[0031] 以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。 以下将描述组件和布置