基于触发器链的逻辑电路单粒子效应测试方法与流程

本发明涉及一种逻辑电路单粒子效应测试方法，尤其涉及一种基于触发器链的逻辑电路单粒子效应测试方法。

背景技术：

空间以及高能物理实验中存在的很多高能粒子对工作在这些环境中的电子系统有严重的可靠性威胁。其中的单粒子效应对集成电路的可靠性影响随着集成电路工艺节点的提高变得越来越严重。微处理器中的逻辑电路既受到发生在触发器等时序单元的单粒子翻转影响，也受到发生在组合逻辑单元的单粒子瞬态的威胁。

随着集成电路工艺节点的提高，逻辑电路的工作频率不断增加，流水线技术的逻辑深度也在增大，即有更多级的触发器在同一个逻辑路径上。这种趋势导致触发器的单粒子翻转受时间屏蔽效应的影响变得严重，而且具有频率相关性。与此同时，逻辑电路的组合逻辑的单粒子瞬态效应本身由于受到触发器的窗口屏蔽影响，也具有频率相关性。这就导致在不同频率下两种单粒子效应产生的软错误由于均具有频率相关性而无法直接区分开来，给逻辑电路的单粒子效应实验测试和分析带来困难。实验研究上，选用带有组合逻辑的多级数触发器链作为逻辑电路代表，既可以反映一般逻辑电路的结构，又可以降低了实验测试的难度。因此基于触发器链的逻辑电路单粒子效应测试与实验结果的准确分析具有代表性也具有重要的意义。

由于触发器的固有延迟和组合逻辑单元的逻辑延迟，前级触发器的输出信号需要经过一定的时间延迟后才能在恰当的时钟沿被后级触发器接收并且保存。在触发器链的允许工作时钟频率范围内，触发器链输入的信号都可以从前级触发器传递到后级触发器，没有时序上的违例，即触发器建立时间违例。但是，由于单粒子翻转可以在一个时钟周期内的任意时刻发生发生在某一级触发器内，所以可能导致某些单粒子翻转的信号因为无法满足下一级触发器的建立时间要求，即触发器建立时间违例而无法传递到下一级触发器，这就是触发器的单粒子翻转时间屏蔽效应。这种效应具有时钟频率相关性：频率越高，触发器单粒子翻转被屏蔽的概率越大，而且随频率是线性的变化关系。然而，由于触发器的主从级锁存器在负载端一般会有区别，比如负载的寄生电容不一样，所以它们的单粒子翻转截面有差异；同时主从级锁存器受到单粒子翻转的时间屏蔽效应的影响在时序上有差异：随着频率增加，从级锁存器的单粒子翻转先逐渐被屏蔽，当它被完全屏蔽后，主级锁存器的单粒子翻转才开始被逐渐屏蔽。主从锁存器的这两种差异会使得单粒子翻转的屏蔽结果随频率的变化在某个频率点处产生转折。这个频率转折点与触发器的固有延迟时间以及组合逻辑延迟时间有关系。

国内外现有的基于触发器链的逻辑电路单粒子效应测试方法，虽然做了不同频率的单粒子效应测试，但是在结果分析时却完全忽略了触发器单粒子翻转的时间屏蔽效应，认为触发器的单粒子翻转引起的软错误近似于触发器准静态或者低频率下的单粒子软错误截面，而不随频率变化。同时把不同频率下的总单粒子软错误截面减去准静态的结果得到相应频率下组合逻辑的单粒子软错误截面。如文献“Chia‐Hsiang Chen,et al.“Characterization of Heavy‐Ion‐Induced Single‐Event Effects in 65nm Bulk CMOS ASIC Test Chips”,IEEE Trans Nucl.Sci.,vol.61,no.5,Oct.2014.”。

技术实现要素：

为了解决背景技术中所存在的技术问题，本发明提出了基于触发器链的逻辑电路单粒子效应测试方法，解决了现有触发器链单粒子效应测量和分析方法中未考虑触发器单粒子翻转的时间屏蔽效应及其频率相关性的问题。同时，准确区分了在不同频率下组合逻辑单粒子瞬态和触发器单粒子翻转引起的软错误，为实验上准确评估逻辑电路中组合逻辑和触发器的单粒子敏感性提供方法支撑，实现逻辑电路抗单粒子瞬态和单粒子翻转性能的考核。

本发明的技术解决方案是：一种基于触发器链的逻辑电路单粒子效应测试方法，其特殊之处在于：包括以下步骤：

1】基于某个工艺节点设计多级数触发器链；所述多级数触发器链包括触发器和组合逻辑单元；

2】对触发器链进行版图设计，再进行版图寄生参数提取；所述寄生参数包括寄生电阻和寄生电容；然后对提取寄生参数后的电路接着进行电路仿真；选择其中一级触发器通过仿真得到触发器建立时间Tsetup、触发器输入信号从时钟跳变沿传到输出的延迟时间Tclk_q以及其中一级组合逻辑单元的延迟时间Tlogic；通过公式(1)计算得到触发器链的触发器单粒子翻转时间屏蔽效应的屏蔽时间及转折点频率；

Tmask＝Tlogic+Tsetup+Tclk_q(1)

所述转折点频率为1/(2Tmask)；

3】利用某个LET值的重离子辐射源进行单粒子效应实验；开展不同频率的单粒子软错误截面测量实验，覆盖的频率范围从低到高；

4】通过FPGA外部设备调制周期信号，得到两种特殊的低频重复脉冲时钟信号用于测量触发器链的主级和从级锁存器单粒子翻转软错误截面；进而得到触发器主从锁存器的单粒子翻转截面比值∈；

因为这样的特殊时钟既保证触发器的主锁存器或者从锁存器在大部分时钟内处于保持状态，对单粒子翻转敏感，同时它产生的单粒子翻转软错误，又可以在每个重复时钟周期内传播到触发器链的最终输出端，被外部测量设备探测到；

5】通过下列公式(2)、公式(3)计算不同频率下的触发器单粒子翻转的时间敏感因子TVF；

当工作频率小于1/(2Tmask)时，

当工作频率大于1/(2Tmask)时，

6】通过步骤3】测得的不同频率下多级触发器链总的单粒子软错误截面，然后对实验结果进行线性拟合，就得到了不同频率下触发器链总的单粒子软错误截面；首先需要判断实验测试的频率是否达到了转折点频率，如果没有达到，则直接进行拟合；如果超过转折点频率，则需要在转折点频率前后区间分别进行线性拟合。

再把不同频率下触发器链总的单粒子软错误截面减去步骤5】中外推得到的触发器单粒子翻转在不同频率下引起的软错误截面，就得到多级触发器链中组合逻辑单元单粒子瞬态引起的软错误截面；

步骤2】中所述触发器包括主级锁存器和从级锁存器；所述触发器还包括时钟输入端和数据输入端，以及一个数据输出端；在时钟为低电平时，主锁存器处于开启状态，输入数据有效，从锁存器处于保持状态，输入数据无效；相反，在时钟为高电平时，主锁存器处于保持状态，而从锁存器处于开启状态；所述触发器在时钟上升沿处采集输入的数据，数据经过一定延迟传到到输出端；

步骤2】中所述的组合逻辑单元包括反相器链及与非门链等各种类型。

步骤3】中采用开盖芯片。

本发明的优点是：本发明提供的技术方案可以实现某个工艺节点下，触发器和组合逻辑单元在不同频率下的单粒子翻转截面测量。本发明技术解决方案结合实验和仿真，准确评估了基于触发器链的逻辑电路的单粒子效应敏感性。通过本发明可以为逻辑电路的单粒子效应实验考核以及实验结果分析提供技术方法支撑，为触发器加固、组合逻辑加固方法的实验验证提供保证。

附图说明

图1为基于触发器链的逻辑电路单粒子效应测试方法的主要示意图；

图2为3级触发器链示意图；

图3为主从式触发器原理图；

图4为多级反相器链；

图5为多级与非门链；

图6为用于测量触发器主从锁存器单粒子翻转软错误截面的低频重复脉冲信号；

图7为体硅40‐nm工艺多级触发器链低频测试得到的每一级触发器alpha单粒子翻转截面、从锁存器alpha单粒子翻转截面以及主锁存器alpha单粒子翻转截面图；

图8为0.9V工作电压下，体硅40‐nm工艺多级触发器链的每一集组合逻辑alpha单粒子瞬态、触发器alpha单粒子翻转以及总的alpha单粒子软错误截面随频率变化图。

具体实施方式

基于触发器链的逻辑电路单粒子效应测试方法的主要示意图如图1所示，具体设计如下：

步骤1.基于某个工艺节点设计多级数触发器链，比如选取体硅40‐nm工艺节点。选取的级数要足够多，比如1000级，以保证触发器链的单粒子敏感截面足够大，从而保证在有限的单粒子效应实验时间内获得有统计意义的单粒子软错误计数。3级的触发器链示意图如图2所示，包括触发器和组合逻辑单元。设计的主从式触发器如图3所示。而相邻触发器之间均放置相同的组合逻辑单元，如图4所示的反相器链或者图5所示的与非门链等。组合逻辑单元的规模可以根据实验研究的需要，相应地选取。触发器链允许时钟工作的上限频率与组合逻辑单元的延迟时间有关系。延迟越大，时钟上限频率越低。

步骤2.对触发器链进行版图设计，再进行版图寄生参数提取，包括寄生电阻和寄生电容。对提取寄生参数后的电路接着进行电路仿真，即后仿真。选择其中一级触发器通过仿真得到触发器建立时间Tsetup、触发器输入信号从时钟跳变沿传到输出的延迟时间Tclk_q以及其中一级组合逻辑单元的延迟时间Tlogic。由于触发器链每一级的触发器和组合逻辑单元设计都相同，因此选取触发器链任一级的仿真结果都能代表每一级触发器和组合逻辑单元的电学性能。计算得到触发器链的触发器单粒子翻转时间屏蔽效应的屏蔽时间Tmask＝Tlogic+Tsetup+Tclk_q，以及转折点频率1/(2Tmask)。在不同的电路工作电压或工作温度条件下进行重复的仿真，即可得到这些电学参数在不同条件下的值。表1给出了一个用图3所示触发器以及图4所示的20级反相器链作组合逻辑单元构成的触发器链在不同工作电压和室温下的后仿真结果。随着工作电压的降低，触发器单粒子翻转的屏蔽时间增加，而转折点频率则相应地减小。

步骤3.版图设计好的芯片进行流片，之后采用可以开盖的陶瓷进行封装。利用某个LET值的重离子辐射源进行单粒子效应实验。开展不同频率的单粒子软错误截面测量实验，覆盖的频率范围从低到高。低频测试如10kHz的时钟频率，可以近似为准静态的截面测试，代表触发器链中触发器单粒子翻转截面。而高频测试取一系列频率点，最高频率取决于实验外部设备如方波信号发生器能提供的最高频率或者芯片内部如锁相环等能提供的上限频率，当然也受到触发器链本身允许工作的时钟频率的限制。

步骤4.通过FPGA等外部设备调制周期信号，得到两种特殊的低频重复脉冲时钟信号，如图6所示，比如1kHz的重复频率。一种是低电平占时钟绝大部分时间段，比如99％的比例。剩余的小部分时间段，如1％，是高频的周期信号，且周期的数量不小于多级数触发器链的级数。举例来说，对于1kHz的特殊低频重复脉冲时钟信号，1％时间对应的是高频周期信号，假设多级数触发器链的级数为1000级，那么这段1％的高频周期信号的频率至少需要1000/(1ms×1％)＝100MHz。利用这样的特殊时钟信号测量触发器链的从锁存器单粒子翻转软错误截面。因为这种时钟既保证触发器的从锁存器在大部分时钟内处于保持状态，对单粒子翻转敏感，同时它产生的单粒子翻转软错误，又可以在每个重复时钟周期内传播到触发器链的最终输出端，被外部测量设备探测到。相反，另一种高电平占时钟绝大部分时间段的时钟信号(602)，则用来测量触发器主锁存器的单粒子翻转软错误截面。这样，就可以从实验上分别测量得到触发器主从锁存器的单粒子翻转截面，及其比值∈。图7给出了体硅40‐nm工艺多级触发器链的每一级主从级锁存器alpha单粒子软错误截面及准静态alpha单粒子软错误测试结果，即触发器单粒子翻转截面。由于在触发器的单粒子软错误截面准静态测试中时钟高低电平各占一半，所以其有效截面应该是主从锁存器截面的平均值。可以看出图7给出的测量结果近似符合这一关系。

步骤5.考虑触发器单粒子翻转的时间屏蔽效应及其频率相关性，把实验中低频或者准静态测到的单粒子软错误截面，即触发器单粒子翻转软错误截面外推到不同频率下。具体是利用触发器单粒子翻转的时间屏蔽效应，先计算不同频率下的触发器单粒子翻转的时间敏感因子TVF：当工作频率小于1/(2Tmask)时，当工作频率大于1/(2Tmask)时，而触发器链在不同频率下单粒子翻转软错误截面就等于准静态翻转截面乘以TVF。

步骤6.把多级触发器链在不同频率下总的单粒子软错误截面减去步骤5外推得到的触发器单粒子翻转在不同频率下引起的软错误截面，就得到了多级触发器链中组合逻辑单元单粒子瞬态引起的软错误截面。为了得到触发器链在不同频率下总的单粒子软错误截面，需要对步骤3中得到的离散实验结果进行线性拟合。但是线性拟合之前，要先判断实验测试的频率是否达到了转折点频率，如果没有达到，则直接进行拟合；如果超过转折点频率，则需要在转折点频率前后区间分别进行线性拟合。图8给出了0.9V工作电压下，体硅40‐nm工艺多级触发器链的每一级组合逻辑alpha单粒子瞬态、触发器alpha单粒子翻转以及总的alpha单粒子软错误截面随频率的变化图。由于实验测试中的时钟频率没有超过转折点频率(620MHz，如表1所示)，所以图8给出的总的软错误截面只需要一个线性拟合区间。

步骤7.上述实施方式为本发明的一个较佳的实施方式，但是本发明的实施不受上面的实例限制，比如触发器种类的选取，组合逻辑单元的选择，重离子辐照源的选择等。其它任何未背离本发明的精神实质与原理下做的改变、修饰、组合简化等，均应包含在本发明的保护范围之内。

表1：20级组合逻辑单元的触发器链相应的电学参数仿真结果(室温条件下的版图后仿真)