电子器件的制作方法
【专利摘要】本披露涉及电子器件。一种电子器件包括脉冲锁存电路，该脉冲锁存电路被配置成用于基于接收到脉冲信号来将数据输入信号锁存至输出端。脉冲发生电路被配置成用于将该数据输入信号与该脉冲锁存电路的该输出端处的输出信号进行比较并且响应于时钟信号基于该数据输入信号与该输出信号之间的失配生成该脉冲信号。
【专利说明】
电子器件
技术领域
[0001 ]本披露涉及电子器件领域，并且更具体地涉及低功耗触发器。
【背景技术】
[0002]减少电子器件的功耗在许多应用(如电池供电应用)中是非常令人期望的。电子器件的大量功耗是由于晶体管的开关引起。因此，减少电子器件中的晶体管完成的开关量同时仍然实现所期望的设计目标的方式是令人期望的。
[0003]举例来讲，触发器用于各种电路(如寄存器)中。常规触发器由通过时钟信号触发的两个锁存器形成。然而，当某些触发器的输入和输出还没有从前一个时钟周期变化时，触发器的触发不改变输出的状态，但引起晶体管开关并且因此引起过量功耗。
[0004]因此，触发触发器以便减少开关的方式的进一步发展是令人期望的。
【实用新型内容】
[0005]提供本概述以便引入以下在详细描述中进一步描述的一些概念。本概述不旨在标识所要求保护的主题的关键特征或必要特征也不旨在用作限定所要求保护的主题的范围的辅助内容。
[0006]本实用新型的实施例旨在提供一种能够至少部分地解决上述问题的电子器件。
[0007]—种电子器件包括触发器电路，该触发器电路被配置成用于基于接收到脉冲信号将数据输入信号锁存至输出端。脉冲发生电路被配置成用于将时钟的有源沿处的当前数据输入信号与该触发器电路的该输出端处的先前的输出信号进行比较并且基于输出状态与输入状态之间的失配响应于时钟信号来生成该脉冲信号。
[0008]该脉冲发生电路包括比较电路，该比较电路被配置成用于接收该数据输入信号和该输出信号并且基于其生成比较信号，其中该比较信号在该数据输入信号和该输出信号失配时具有第一逻辑电平并且在该数据输入信号和该输出信号匹配时具有第二逻辑电平。比较输出电路被配置成用于基于该比较信号响应于该时钟信号生成比较输出，其中该比较输出在该比较信号具有该第一逻辑电平时具有该第一逻辑电平并且在该比较信号具有该第二逻辑电平时具有该第二逻辑电平。
[0009]该比较电路包括:第一逻辑电路，该第一逻辑电路具有与该输出信号和该数据输入信号的补码耦合的多个输入端;第二逻辑电路，该第二逻辑电路具有与该输出信号的补码和该数据输入信号耦合的多个输入端；以及比较节点，该比较节点与这些第一和第二逻辑电路的多个输出端耦合。
[0010]该第一逻辑电路包括第一PMOS晶体管，该第一 PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与输出信号耦合的栅极端子。第二 PMOS晶体管具有与该第一 PMOS晶体管的该漏极端子耦合的源极端子、与该比较节点耦合的漏极端子以及与该数据输入信号的该补码耦合的栅极端子。
[0011]该第二逻辑电路包括:第三PMOS晶体管，该第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与该输出信号的该补码耦合的栅极端子;第四PMOS晶体管，该第四PMOS晶体管具有与该第三PMOS晶体管的该漏极端子耦合的源极端子、与该比较节点耦合的漏极端子以及与该数据输入信号耦合的栅极端子。
[0012]该比较输出电路包括第五PMOS晶体管，该第五PMOS晶体管具有被耦合成用于接收该比较信号的源极端子、与节点耦合的漏极端子以及与该时钟信号耦合的栅极端子。
[0013]该脉冲发生电路还包括第一开关电路，该第一开关电路被配置成用于接收该比较输出和该时钟信号并且基于其生成第一开关输出，该第一开关输出基于该比较输出具有该第一逻辑电平而具有该第二逻辑电平。
[00M]该第一开关电路包括:第一匪OS晶体管，该第一匪OS晶体管具有与该第一开关输出耦合的漏极端子、源极端子以及与该时钟信号耦合的栅极端子；以及第二NMOS晶体管，该第二 NMOS晶体管具有与该第一 NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收该比较输出的栅极端子。
[0015]该脉冲发生电路还包括输出电路，该输出电路被配置成用于接收第一开关输出并且基于其并响应于该时钟信号生成该脉冲信号，该脉冲信号基于该第一开关输出具有该第二逻辑电平而具有该第一逻辑电平。
[0016]该输出电路包括:第六PMOS晶体管，该第六PMOS晶体管具有与电源电压耦合的源极端子、与脉冲信号节点耦合的漏极端子以及被耦合成用于接收该第一开关输出的栅极端子；以及第十二NMOS晶体管，该第十二NMOS晶体管具有与该脉冲信号节点耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收该第一开关输出的栅极端子。
[0017]该脉冲发生电路还包括脉冲停止电路，该脉冲停止电路被配置成用于基于该数据输入信号和该输出信号匹配响应于该脉冲信号具有该第一逻辑电平通过使该比较输出放电来引起该脉冲信号转变。
[0018]该脉冲停止电路包括:第二开关电路，该第二开关电路具有与该时钟信号和该第一开关输出耦合的多个输入端并且被配置成用于基于该第一开关输出具有第二逻辑电平响应于该时钟信号来使该比较输出放电；第三开关电路，该第三开关电路具有与该数据输入信号和该输出信号耦合的多个输入端并且被配置成用于基于该数据输入信号和该输出信号具有该第二逻辑电平来使该比较输出放电；第四开关电路，该第四开关电路具有与该数据输入信号的补码和该输出信号的补码耦合的多个输入端并且被配置成用于基于该数据输入信号的该补码和该输出信号的该补码具有该第一逻辑电平来使该比较输出放电；以及脉冲停止晶体管，该脉冲停止晶体管被配置成用于基于该脉冲信号具有该第一逻辑电平来激活这些第三和第四开关电路。
[0019]该第二开关电路包括:第三匪OS晶体管，该第三匪OS晶体管具有与节点耦合的漏极端子、源极端子以及与该时钟信号耦合的栅极端子；以及第四NMOS晶体管，该第四NMOS晶体管具有与该第三NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及与该第一开关输出耦合的栅极端子。该脉冲停止晶体管是第五NMOS晶体管，该第五NMOS晶体管与该节点耦合的漏极端子、源极端子以及被耦合用于接收该脉冲信号的栅极端子。该第三开关电路包括:第六NMOS晶体管，该第六NMOS晶体管具有与该第五NMOS晶体管的该源极端子耦合的漏极端子、源极端子以及与该数据输入信号耦合的栅极端子；以及第七NMOS晶体管，该第七NMOS晶体管具有与该第六NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及与该输出信号耦合的栅极端子。该第四开关电路包括:第八NMOS晶体管，该第八NMOS晶体管具有与该第五NMOS晶体管的该源极端子耦合的漏极端子、源极端子以及与该数据输入信号的该补码耦合的栅极端子；以及第九NMOS晶体管，该第九NMOS晶体管具有与该第八NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及与该输出信号的该补码耦合的栅极端子。
[0020]输出驱动器与该脉冲锁存电路的该输出端耦合。
[0021]—种电子器件，包括:比较电路，该比较电路被配置成用于接收数据输入信号和锁存输出信号并且基于其生成比较信号，该比较信号在该数据输入信号和该锁存输出信号失配时具有第一信号电平并且在该数据输入信号和该锁存输出信号匹配时具有第二信号电平；比较晶体管，该比较晶体管被配置成用于基于该比较信号响应于时钟信号生成比较输出，该比较输出在该比较信号具有该第一信号电平时具有该第一信号电平并且在该比较信号具有该第二信号电平时具有该第二信号电平;第一开关电路，该第一开关电路被配置成用于接收该比较输出和该时钟信号并且基于其生成第一开关输出，该第一开关输出基于该比较输出具有该第一信号电平而具有该第二信号电平。
[0022]该电子器件进一步包括输出电路，该输出电路被配置成用于接收该第一开关输出并且基于其并响应于该时钟信号生成脉冲信号，该脉冲信号基于该第一开关输出具有该第二信号电平而具有该第一信号电平。
[0023]该比较电路包括:第一电路，该第一电路具有与该输出信号和该数据输入信号的补码耦合的多个输入端;第二电路，该第二电路具有与该输出信号的补码和该数据输入信号耦合的多个输入端；以及比较节点，该比较节点与该第一和第二电路的多个输出端耦合。
[0024]该第一电路包括:第一PMOS晶体管，该第一 PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与该输出信号耦合的栅极端子;第二 PMOS晶体管，该第二 PMOS晶体管具有与该第一 PMOS晶体管的该漏极端子耦合的源极端子、与该比较节点耦合的漏极端子以及与该数据输入信号的该补码耦合的栅极端子。
[0025]该第二电路包括:第三PMOS晶体管，该第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与该输出信号的该补码耦合的栅极端子，第四PMOS晶体管，该第四PMOS晶体管具有与该第三PMOS晶体管的该漏极端子耦合的源极端子、与该比较节点耦合的漏极端子以及与该数据输入信号耦合的栅极端子。
[0026]该比较晶体管包括第五PMOS晶体管，该第五PMOS晶体管具有被親合成用于接收该比较信号的源极端子、与节点耦合的漏极端子以及与该时钟信号耦合的栅极端子。
[0027]本实用新型的实施例所提供的电子器件能够进一步减少开关，进而降低过量功耗。
【附图说明】
[0028]图1是根据本披露的电子器件的框图。
[0029]图2是图1的脉冲发生器的示意图。
[0030]图3是图1的脉冲发生器的实施例的示意图，其中脉冲发生器具有复位输入。
[0031 ]图4是示出了图2的脉冲发生器的运行的定时图。
【具体实施方式】
[0032]以下将描述本披露的一个或多个实施例。这些所描述的实施例仅是目前披露的技术的示例。此外，为了提供简洁的描述，本说明书中可能没有描述实际实现方式的所有特征。
[0033]当介绍本披露的各实施例的元件时，冠词“一个”、“一种”和“该”旨在指具有这些元件中的一个或多个元件。术语“包括(comprising)”、“包括(incIuding)”和“具有(having)”旨在是包容性的并且意味着可以存在除了所列出的元件以外的额外元件。此外，应理解的是，对本披露的“一个实施例”或“一种实施例”的引用旨在被解释为排除存在也结合了所引用的特征的附加实施例。
[0034]参照图1，现在描述电子器件10。电子器件10包括D-Q型脉冲锁存器12，该脉冲锁存器在其输入端接收从多路转换器14输出的数据输入信号D。脉冲锁存器12具有与输出驱动器18親合的输出Q。从脉冲发生器100输出的脉冲信号F1ULSE触发脉冲锁存器12的运行。脉冲锁存器12还生成输出的补码Qbar和数据输入信号的补码Dbar。数据输入信号D及其补码Dbar与脉冲发生器100以及输出Q及其补码Qbar耦合。
[0035]脉冲发生器100在每个时钟断言CLK(如上升沿)将数据输入信号与脉冲锁存器12的输出端处的一个或多个输出信号进行比较。如本领域内的技术人员将认识到的，D-Q型触发器在当输入信号被计时时以将该输入信号锁存至其输出端来运行。因此，如果脉冲锁存器12接收的数据输入信号D与脉冲锁存器12的输出信号输出Q之间存在失配，则该脉冲锁存器的触发将用于改变输出信号Q从而与数据输入信号D匹配。因此，当脉冲发生器100的数据输入信号D与输出信号Q之间的比较结果指示失配时，脉冲发生器16生成用于脉冲锁存器12的脉冲，该脉冲引起脉冲锁存器12将数据输入信号D锁存至输出Q。相反，当输入和输出状态匹配时，脉冲发生器100不生成脉冲。
[0036]脉冲发生器100的复位输入RESET的断言用于拉低脉冲信号。多路转换器14用于基于测试使能信号TE来多路传输数据输入信号D和测试输入信号TI。这使得能够用已知的测试输入来测试电子器件10。
[0037]现在将额外参照图2和图4描述脉冲发生器100的进一步细节。脉冲发生器100包括比较电路110，该比较电路接收数据输入信号D和输出信号Q并且基于其来生成比较信号。比较电路110包括第一逻辑电路112，该第一逻辑电路具有与输出信号Q和数据输入信号的补码Dbar耦合的多个输入端。比较电路110还包括第二逻辑电路114，该第二逻辑电路具有与输出信号的补码Qbar和数据输入信号D耦合的多个输入端。第一逻辑电路112和第二逻辑电路114的输出端在比较节点115处耦合。
[0038]该比较信号在数据输入信号和输出信号失配时具有第一逻辑电平(例如，高的)，并且在数据输入信号和输出信号匹配时具有第二逻辑电平(例如，低的)。比较晶体管P5被配置成用于当被时钟信号激活时基于比较信号生成比较输出。该比较输出在比较信号具有第一逻辑电平时具有第一逻辑电平，并且在比较信号具有第二逻辑电平时具有第二逻辑电平。
[0039]脉冲发生电路100还包括第一开关电路120，该第一开关电路被配置成用于接收比较输出和时钟信号CLK并且基于其生成第一开关输出。该第一开关输出基于比较输出具有第一逻辑电平并且时钟信号CLK被断言而具有第二逻辑电平。
[0040]输出电路130被配置成用于接收第一开关输出并且当钟信号CLK被断言时基于其生成脉冲信号。该脉冲信号基于第一开关输出具有第二逻辑电平而具有第一逻辑电平。
[0041]脉冲停止电路140被配置成用于基于数据输入信号D和输出信号Q匹配响应于脉冲信号具有第一逻辑电平通过使节点119处的比较输出放电来引起脉冲信号转变。因此，当数据输入信号D和输出Q匹配时，输出电路130生成具有第一逻辑电平的脉冲信号PULSE，并且脉停止电路140拉低脉冲信号PULSE。
[0042]以下将描述以上讨论的各电路的晶体管级细节，并且之后将给出各电路在晶体管级的运行。
[0043]第一逻辑电路112包括第一PMOS晶体管Pl，该第一PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与输出信号Q耦合的栅极端子。第一逻辑电路112还包括第二PMOS晶体管P2，该第二 PMOS晶体管具有与第一 PMOS晶体管Pl的漏极端子耦合的源极端子、与比较节点115耦合的漏极端子以及与数据输入信号的补码Dbar耦合的栅极端子。
[0044]第二逻辑电路114包括第三PMOS晶体管P3，该第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与输出信号的补码Qbar耦合的栅极端子。第二逻辑电路114还包括第四PMOS晶体管P4，该第四PMOS晶体管具有与第三PMOS晶体管P3的漏极端子耦合的源极端子、与比较节点115耦合的漏极端子以及与数据输入信号D耦合的栅极端子。
[0045]比较晶体管P5包括第五PMOS晶体管P5，该第五PMOS晶体管具有被親合成用于接收比较信号的源极端子、与节点119耦合的漏极端子以及与时钟信号CLK耦合的栅极端子。
[0046]第一开关电路120包括第一匪OS晶体管NI，该第一NMOS晶体管具有与第一开关输出117耦合的漏极端子、源极端子以及与时钟信号CLK耦合的栅极端子。第二 NMOS晶体管N2具有与第一 NMOS晶体管NI的源极端子耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收比较输出的栅极端子。
[0047]输出电路130包括第六PMOS晶体管P6，该第六PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及被耦合成用于接收第一开关输出的栅极端子。第十二 NMOS晶体管N12具有与第六NMOS晶体管N6的源极端子耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收第一开关输出的栅极端子。第六NMOS晶体管N6和第十二 NMOS晶体管N12形成反相器。
[0048]脉冲停止电路140包括第二开关电路146，该第二开关电路具有与时钟信号和第一开关输出耦合的多个输入端并且被配置成用于基于该第一开关输出具有第一逻辑电平响应于该时钟信号CLK被断言来使比较输出放电。第三开关电路142具有与数据输入信号D和输出信号Q耦合的多个输入端并且被配置成用于基于数据输入信号D和输出信号Q具有第二逻辑电平来使比较输出放电。
[0049]第四开关电路144具有与数据输入信号的补码Dbar和输出信号的补码Qbar耦合的多个输入端并且被配置成用于基于数据输入信号的补码Dbar和输出信号的补码Qbar具有第一逻辑电平来使比较输出放电。脉冲停止晶体管N5被配置成用于基于脉冲信号PULSE具有第一逻辑电平来激活第三和第四开关电路142、144。
[0050]第二开关电路142包括第三匪OS晶体管N3，该第三NMOS晶体管具有与比较节点115耦合的漏极端子、源极端子以及与时钟信号CLK耦合的栅极端子。第四NMOS晶体管N4具有与第三NMOS晶体管N3的源极端子耦合的漏极端子、与地耦合的源极端子以及与第一开关输出耦合的栅极端子。此外，脉冲停止晶体管N5包括第五NMOS晶体管N5，该第五NMOS晶体管与节点115耦合的漏极端子、源极端子以及被耦合用于接收脉冲信号HJLSE的栅极端子。
[0051 ] 该第三开关电路144包括第六匪OS晶体管N6，该第六匪OS晶体管具有与第五匪OS晶体管N5的源极端子耦合的漏极端子、源极端子以及与数据输入信号D耦合的栅极端子。第七NMOS晶体管N7具有与第六NMOS晶体管N6的源极端子耦合的漏极端子、与地耦合的源极端子以及与输出信号Q親合的栅极端子。
[0052]第四开关电路144包括第八匪OS晶体管N8，该第八匪OS晶体管具有与第五匪OS晶体管N5的源极端子耦合的漏极端子、源极端子以及与数据输入信号的补码Dbar耦合的栅极端子。第九NMOS晶体管N9具有与第八匪OS晶体管NS的源极端子耦合的漏极端子、与地耦合的源极端子以及与输出信号的补码Qbar耦合的栅极端子。
[0053]现在将描述以上讨论的各种电路的晶体管级运行。在数据输入信号D和输出Q相同的情况下，第一逻辑电路112将不会接通，第二逻辑电路114也将不会接通，并且因此，它们将不会向节点115中发源电流，如图4中所示。例如，如果数据输入信号D和输出Q两者都处于逻辑高，则第一逻辑电路112将不会接通，因为虽然第二PMOS晶体管P2将接通(由于Dbar将以逻辑低被馈送至栅极)，但第一 PMOS晶体管Pl将不会接通(由于Q将以逻辑高被馈送到栅极)。第二逻辑电路114将不会接通，因为虽然第三PMOS晶体管P3将接通(由于Qbar将以逻辑低被馈送至栅极)，但第四PMOS晶体管P4将不会接通(由于D将以逻辑高被馈送到栅极)。因此，尽管时钟信号CLK低于第五PMOS晶体管P5的阈值电压，由此接通第五PMOS晶体管P5，但第一逻辑电路112和第二逻辑电路114都不可用于充当电流源，并且节点119因此处于逻辑低，如图4中所示。
[0054]由于节点119保持在逻辑低时，第一开关电路120将不接通，因为逻辑低将位于第二 NMOS晶体管N2的栅极。因此，当时钟是高的时，第一开关电路120将不运行用于吸收电流，并且输出电路130将不输出逻辑高。因此，当数据输入信号D和输出Q相同时，输出电路130输出的脉冲信号PULSE将处于逻辑低。
[0055]在数据输入信号D和输出Q失配的情况下，或者第一逻辑电路112或者第二逻辑电路114将接通并且导通以发源电流。例如，如果数据输入信号D处于逻辑高并且输出Q处于逻辑低，逻辑低将会在第一和第二PMOS晶体管P1、P2的栅极，这些晶体管将接通。尽管时钟信号CLK低于第五PMOS晶体管P5的阈值电压，但第一逻辑电路112将因此拉高比较节点115。
[0056]处于逻辑高的比较节点115将接通第二NMOS晶体管N2，并且当时钟信号高于第一匪O S晶体管NI的的阈值电压时，第一匪O S晶体管NI将接通。在第五P M O S晶体管P 5和第一NMOS晶体管NI两者都接通的时间周期期间，脉信号节点117将被拉低，如图4中所示。由第六PMOS晶体管P6和第十二 NMOS晶体管N12形成的反相器将使在脉冲信号节点117处的信号反相，并且当脉冲信号PULSE处于逻辑高时输出该信号。
[0057]然后，图1的脉冲锁存器12将被脉冲信号PULSE触发并且将数据输入信号D锁存至输出Q，从而使得数据输入信号D和输出Q现在匹配。
[0058]现在将描述脉冲停止电路140的运行。当时钟信号CLK低于第八PMOS晶体管P8的阈值电压时，该脉冲停止电路发源电流并且拉高脉冲信号节点117(如图4中所示)，其中由输出电路130的第六PMOS晶体管P6和第十二 NMOS晶体管N12形成的反相器将反相，从而引起脉冲信号PULSE被拉低。当在脉信号节点117处的信号处于逻辑低并且时钟信号CLK大于第三匪OS晶体管N3的阈值电压时，第二开关电路146的第三和第四NMOS晶体管N3、N4接通，并且将电流从节点119吸收进入节点121，从而拉低节点119，如图4中所示。此外，当脉冲信号PULSE处于逻辑高时，第五匪OS晶体管N5接通，当数据输入信号D和输出Q处于逻辑高时，第六和第七NMOS晶体管N6、N7也接通，或者当数据输入信号D和输出Q处于逻辑低时，第八和第九NMOS晶体管N8、N9接通。这进一步用于拉低节点119。
[0059]虽然图2的脉冲发生器100没有像图3中所示一样被显示具有复位能力，但那个功能可以通过添加第十匪OS晶体管NlO来实现，该第十NMOS晶体管具有与第二 NMOS晶体管的源极耦合的其漏极、与地耦合的其源极并且与复位信号RESET耦合的其栅极。此外，第十一NMOS晶体管Nll可以具有与电源电压耦合的其源极、与脉冲信号节点117耦合的其漏极以及与复位信号RESET耦合的其栅极。当复位信号RESET处于逻辑低时，第十NMOS晶体管NlO被关断，并且第十一 NMOS晶体管Nll接通，从而拉高脉冲信号节点117(如图4中所示)，并且因此引起反相器130输出脉冲信号HJLSE为低。
[0060]尽管已经关于有限数量的实施例描述了本披露，但得益于本披露的本领域的技术人员将认识到，能够设想到不脱离在此披露的本披露的范围的其他实施例。因此，本披露的范围应仅受到所附权利要求书的限制。
【主权项】
1.一种电子器件，其特征在于，包括: 脉冲锁存电路，所述脉冲锁存电路被配置成用于基于接收到脉冲信号将数据输入信号锁存至输出端；以及 脉冲发生电路，所述脉冲发生电路被配置成用于将所述数据输入信号与所述脉冲锁存电路的所述输出端处的输出信号进行比较、并且响应于时钟信号基于所述数据输入信号与所述输出信号之间的失配生成所述脉冲信号。2.如权利要求1所述的电子器件，其特征在于，所述脉冲发生电路包括: 比较电路，所述比较电路被配置成用于接收所述数据输入信号和所述输出信号并且基于其生成比较信号，所述比较信号在所述数据输入信号和所述输出信号失配时具有第一逻辑电平并且在所述数据输入信号和所述输出信号匹配时具有第二逻辑电平；以及 比较输出电路，所述比较输出电路被配置成用于基于所述比较信号响应于所述时钟信号生成比较输出，所述比较输出在所述比较信号具有所述第一逻辑电平时具有所述第一逻辑电平并且在所述比较信号具有所述第二逻辑电平时具有所述第二逻辑电平。3.如权利要求2所述的电子器件，其特征在于，所述比较电路包括: 第一逻辑电路，所述第一逻辑电路具有与所述输出信号和所述数据输入信号的补码耦合的多个输入端； 第二逻辑电路，所述第二逻辑电路具有与所述输出信号的补码和所述数据输入信号耦合的多个输入端；以及 比较节点，所述比较节点与所述第一和第二逻辑电路的多个输出端耦合。4.如权利要求3所述的电子器件，其特征在于，所述第一逻辑电路包括: 第一 PMOS晶体管，所述第一 PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与所述输出信号耦合的栅极端子； 第二 PMOS晶体管，所述第二 PMOS晶体管具有与所述第一 PMOS晶体管的所述漏极端子耦合的源极端子、与所述比较节点耦合的漏极端子以及与所述数据输入信号的补码耦合的栅极端子。5.如权利要求3所述的电子器件，其特征在于，所述第二逻辑电路包括: 第三PMOS晶体管，所述第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与所述输出信号的所述补码耦合的栅极端子， 第四PMOS晶体管，所述第四PMOS晶体管具有与所述第三PMOS晶体管的所述漏极端子耦合的源极端子、与所述比较节点耦合的漏极端子以及与所述数据输入信号耦合的栅极端子。6.如权利要求2所述的电子器件，其特征在于，所述比较输出电路包括第五PMOS晶体管，所述第五PMOS晶体管具有被耦合成用于接收所述比较信号的源极端子、与节点耦合的漏极端子以及与所述时钟信号耦合的栅极端子。7.如权利要求2所述的电子器件，其特征在于，所述脉冲发生电路进一步包括: 第一开关电路，所述第一开关电路被配置成用于接收所述比较输出和所述时钟信号并且基于其生成第一开关输出，所述第一开关输出基于所述比较输出具有所述第一逻辑电平而具有所述第二逻辑电平。8.如权利要求7所述的电子器件，其特征在于，所述第一开关电路包括: 第一匪OS晶体管，所述第一 NMOS晶体管具有与所述第一开关输出耦合的漏极端子、源极端子以及与所述时钟信号耦合的栅极端子;以及 第二 NMOS晶体管，所述第二 NMOS晶体管具有与所述第一 NMOS晶体管的所述源极端子耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收所述比较输出的栅极端子。9.如权利要求2所述的电子器件，其特征在于，所述脉冲发生电路进一步包括: 输出电路，所述输出电路被配置成用于接收第一开关输出并且基于其并响应于所述时钟信号生成所述脉冲信号，所述脉冲信号基于所述第一开关输出具有所述第二逻辑电平而具有所述第一逻辑电平。10.如权利要求9所述的电子器件，其特征在于，所述输出电路包括: 第六PMOS晶体管，所述第六PMOS晶体管具有与电源电压耦合的源极端子、与脉冲信号节点耦合的漏极端子以及被耦合成用于接收所述第一开关输出的栅极端子;以及 第十二NMOS晶体管，所述第十二NMOS晶体管具有与所述脉冲信号节点耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收所述第一开关输出的栅极端子。11.如权利要求9所述的电子器件，其特征在于，所述脉冲发生电路进一步包括脉冲停止电路，所述脉冲停止电路被配置成用于基于所述数据输入信号和所述输出信号匹配响应于所述脉冲信号具有所述第一逻辑电平通过使所述比较输出放电来引起所述脉冲信号转变。12.如权利要求11所述的电子器件，其特征在于，所述脉冲停止电路包括: 第二开关电路，所述第二开关电路具有与所述时钟信号和所述第一开关输出耦合的多个输入端并且被配置成用于基于所述第一开关输出具有所述第二逻辑电平响应于所述时钟信号来使所述比较输出放电； 第三开关电路，所述第三开关电路具有与所述数据输入信号和所述输出信号耦合的多个输入端并且被配置成用于基于所述数据输入信号和所述输出信号具有所述第二逻辑电平来使所述比较输出放电； 第四开关电路，所述第四开关电路具有与所述数据输入信号的补码和所述输出信号的补码耦合的多个输入端并且被配置成用于基于所述数据输入信号的所述补码和所述输出信号的所述补码具有所述第一逻辑电平来使所述比较输出放电；以及 脉冲停止晶体管，所述脉冲停止晶体管被配置成用于基于所述脉冲信号具有所述第一逻辑电平来激活所述第三和第四开关电路。13.如权利要求12所述电子器件，其特征在于: 所述第二开关电路包括: 第三NMOS晶体管，所述第三NMOS晶体管具有与节点耦合的漏极端子、源极端子以及与所述时钟信号耦合的栅极端子， 第四NMOS晶体管，所述第四NMOS晶体管具有与所述第三NMOS晶体管的所述源极端子耦合的漏极端子、与地耦合的源极端子以及与所述第一开关输出耦合的栅极端子； 所述脉冲停止晶体管包括第五NMOS晶体管，所述第五NMOS晶体管与所述节点耦合的漏极端子、源极端子以及被耦合用于接收所述脉冲信号的栅极端子； 所述第三开关电路包括: 第六NMOS晶体管，所述第六NMOS晶体管具有与所述第五NMOS晶体管的所述源极端子耦合的漏极端子、源极端子以及与所述数据输入信号耦合的栅极端子， 第七NMOS晶体管，所述第七NMOS晶体管具有与所述第六NMOS晶体管的所述源极端子耦合的漏极端子、与地耦合的源极端子以及与所述输出信号耦合的栅极端子； 所述第四开关电路包括: 第八NMOS晶体管，所述第八NMOS晶体管具有与所述第五NMOS晶体管的所述源极端子耦合的漏极端子、源极端子以及与所述数据输入信号所述补码耦合的栅极端子， 第九NMOS晶体管，所述第九NMOS晶体管具有与所述第八NMOS晶体管的所述源极端子耦合的漏极端子、与地耦合的源极端子以及与所述输出信号的所述补码耦合的栅极端子。14.如权利要求1所述的电子器件，其特征在于，进一步包括与所述脉冲锁存电路的所述输出端親合的输出驱动器。15.—种电子器件，其特征在于，包括: 比较电路，所述比较电路被配置成用于接收数据输入信号和锁存输出信号并且基于其生成比较信号，所述比较信号在所述数据输入信号和所述锁存输出信号失配时具有第一信号电平并且在所述数据输入信号和所述锁存输出信号匹配时具有第二信号电平； 比较晶体管，所述比较晶体管被配置成用于基于所述比较信号响应于时钟信号生成比较输出，所述比较输出在所述比较信号具有所述第一信号电平时具有所述第一信号电平并且在所述比较信号具有所述第二信号电平时具有所述第二信号电平； 第一开关电路，所述第一开关电路被配置成用于接收所述比较输出和所述时钟信号并且基于其生成第一开关输出，所述第一开关输出基于所述比较输出具有所述第一信号电平而具有所述第二信号电平。16.如权利要求15所述的电子器件，其特征在于，进一步包括输出电路，所述输出电路被配置成用于接收所述第一开关输出并且基于其并响应于所述时钟信号生成脉冲信号，所述脉冲信号基于所述第一开关输出具有所述第二信号电平而具有所述第一信号电平。17.如权利要求15所述的电子器件，其特征在于，所述比较电路包括: 第一电路，所述第一电路具有与所述输出信号和所述数据输入信号的补码耦合的多个输入端； 第二电路，所述第二电路具有与所述输出信号的补码和所述数据输入信号耦合的多个输入端；以及 比较节点，所述比较节点与所述第一和第二电路的多个输出端耦合。18.如权利要求17所述的电子器件，其特征在于，所述第一电路包括: 第一 PMOS晶体管，所述第一 PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与所述输出信号耦合的栅极端子； 第二 PMOS晶体管，所述第二 PMOS晶体管具有与所述第一 PMOS晶体管的所述漏极端子耦合的源极端子、与所述比较节点耦合的漏极端子以及与所述数据输入信号的所述补码耦合的栅极端子。19.如权利要求17所述的电子器件，其特征在于，所述第二电路包括: 第三PMOS晶体管，所述第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与所述输出信号的所述补码耦合的栅极端子， 第四PMOS晶体管，所述第四PMOS晶体管具有与所述第三PMOS晶体管的所述漏极端子耦合的源极端子、与所述比较节点耦合的漏极端子以及与所述数据输入信号耦合的栅极端子。20.如权利要求15所述的电子器件，其特征在于，所述比较晶体管包括第五PMOS晶体管，所述第五PMOS晶体管具有被耦合成用于接收所述比较信号的源极端子、与节点耦合的漏极端子以及与所述时钟信号耦合的栅极端子。
【文档编号】H03K17/687GK205545186SQ201521108662
【公开日】2016年8月31日
【申请日】2015年12月28日
【发明人】A·K·特里帕希, P·马萨里亚
【申请人】意法半导体国际有限公司