端。最后数据经过第四CWSP单元的信号输出端到达该锁存器的信号输出端Q端口。
[0016]当CLK为低电平时，该锁存器处于锁存模式，其中第一传输门11、第二传输门12、第三传输门13关闭；第一钟控反相器21、第二钟控反相器22、第三钟控反相器23导通。由第一钟控反相器21、第二钟控反相器22、第三钟控反相器23、第一 CWSP单元31、第二 CWSP单元32、第三CWSP单元33构成三模互锁结构用于实现数据的锁存功能，并通过第四CWSP单元34的信号输出端输出锁存的数据到该锁存器的输出端Q端口。
[0017]下面对本发明所提出的锁存器的单粒子翻转容忍原理进行说明，具体的单粒子翻转容忍原理如下:
单粒子翻转发生在锁存器的锁存模式下，在锁存模式下该锁存器发生单粒子翻转包括以下七种情形，依次为:第一钟控反相器21的信号输出端的状态发生翻转、第二钟控反相器22的信号输出端的状态发生翻转、第三钟控反相器23的信号输出端的状态发生翻转、第一 CffSP单元31的信号输出端的状态发生翻转、第二 CWSP单元32的信号输出端的状态发生翻转、第三CWSP单元33的信号输出端的状态发生翻转、第四CWSP单元34的信号输出端的状态发生翻转。下面对具体的其中情形进行讨论分析:
当第一钟控反相器21的信号输出端的状态发生翻转，此时由于第二 CWSP单元32和第三CWSP单元33对瞬态脉冲的过滤功能，第二 CWSP单元32的信号输出端和第三CWSP单元33的信号输出端的状态保持不变；从而第二钟控反相器22信号输出端和第三钟控反相器23的信号输出端的状态保持不变；所以通过第一 CWSP单元31和第一钟控反相器21会将第一钟控反相器21信号输出端翻转的错误状态恢复到正确状态，从而整个电路恢复到正确的状态。
[0018]当第二钟控反相器22的信号输出端的状态发生翻转，此时由于第一 CWSP单元31和第三CWSP单元33对瞬态脉冲的过滤功能，第一 CWSP单元31的信号输出端和第三CWSP单元33的信号输出端的状态保持不变；从而第一钟控反相器21的信号输出端和第三钟控反相器23的信号输出端的状态保持不变；所以通过第二 CWSP单元32和第二钟控反相器22会将第二钟控反相器22信号输出端翻转的错误状态恢复到正确状态，从而整个电路恢复到正确的状态。
[0019]当第三钟控反相器23的信号输出端的状态发生翻转，此时由于第一 CWSP单元31和第二 CWSP单元32对瞬态脉冲的过滤功能，第一 CWSP单元31的信号输出端和第二 CWSP单元32的输出端的状态保持不变；从而第一钟控反相器21的信号输出端和第二钟控反相器22的信号输出端的状态保持不变；所以通过第三CWSP单元33和第三钟控反相器23会将第三钟控反相器23信号输出端翻转的错误状态恢复到正确状态，从而整个电路恢复到正确的状态。
[0020]当第一 CWSP单元31的信号输出端的状态发生翻转，从而导致第一钟控反相器21的信号输出端状态也发生翻转；由于第二 CSWP单元32和第三CWSP单元33对于瞬态脉冲的过滤功能，第二 CWSP单元32的信号输出端和第三CWSP单元33的信号输出端的状态保持不变，从而第二钟控反相器22信号输出端和第三钟控反相器23的信号输出端的状态保持不变；所以通过第一 CWSP单元31会将第一 CWSP单元31的信号输出端翻转的错误状态恢复到正确的状态，随后第一钟控反相器21信号输出端翻转的错误状态也恢复到正确的状态，从而整个电路恢复到正确的状态。
[0021]当第二 CWSP单元32的信号输出端的状态发生翻转，从而导致第二钟控反相器22的信号输出端状态也发生翻转；由于第一 CSWP单元31和第三CWSP单元33对于瞬态脉冲的过滤功能，第一 CWSP单元31的信号输出端和第三CWSP单元33的信号输出端的状态保持不变，从而第一钟控反相器21信号输出端和第三钟控反相器23的信号输出端的状态保持不变；所以通过第二 CWSP单元32会将第二 CWSP单元32的信号输出端翻转的错误状态恢复到正确的状态，随后第二钟控反相器22信号输出端翻转的错误状态也恢复到正确的状态，从而整个电路恢复到正确的状态。
[0022]当第三CWSP单元33的信号输出端的状态发生翻转，从而导致第三钟控反相器23的信号输出端状态也发生翻转；由于第一 CSWP单元31和第二 CWSP单元32对于瞬态脉冲的过滤功能，第一 CWSP单元31的信号输出端和第二 CWSP单元32的信号输出端的状态保持不变，从而第一钟控反相器21信号输出端和第二钟控反相器22的信号输出端的状态保持不变；所以通过第三CWSP单元33会将第三CWSP单元33的信号输出端翻转的错误状态恢复到正确的状态，随后第三钟控反相器23信号输出端翻转的错误状态也恢复到正确状态，从而整个电路恢复到正确的状态。
[0023]当第四CWSP单元34的信号输出端的状态发生翻转，由于第四CWSP单元34的第一信号输入端和第二信号输入端的状态没有受到影响，其状态保持不变，通过第四CWSP单元34会将第四CWSP单元34的信号输出端翻转的错误状态恢复到正确的状态，从而整个电路恢复到正确的状态。
[0024]综合上述分析可得，本发明所提出的锁存器通过使用三模互锁结构和CWSP单元实现对单粒子翻转的完全容忍。同时该锁存器在发生单粒子翻转后，具有逻辑辑状态的自恢复功能。
【主权项】
1.抗单粒子翻转的自恢复锁存器，其特征在于:包括三个传输门、三个钟控反相器、四个CWSP单元；所述的三个传输门依次为第一传输门(11 )、第二传输门(12 )、第三传输门(13);三个钟控反相器依次为第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23 );四个CWSP单元依次为第一 CWSP单元(31)、第二 CWSP单元(32 )、第三CWSP单元(33 )、第四CWSP单元(34);每个CWSP单元电路内均含有第一信号输入端、第二信号输入端和信号输出端；其中，第一传输门(11)的信号输入端为本锁存器的数据输入端，第一传输门(11)的信号输出端分别与第一 CWSP单元(31)的第一信号输入端、第二 CWSP单元(32)的第一信号输入端、第三钟控反相器(23)的信号输出端相连接；第二传输门(12)的信号输入端为本锁存器的数据输入端，第二传输门(12)的信号输出端分别与第一 CWSP单元(31)的第二信号输入端、第三CWSP单元(33)的第一信号输入端、第二钟控反相器(22)的信号输出端相连接；第三传输门(13)的信号输入端为本锁存器的数据输入端，第三传输门(13)的信号输出端分别与第二 CWSP单元(32)的第二信号输入端、第三CWSP单元(33)的第二信号输入端、第一钟控反相器(21)的信号输出端相连接；第一 CffSP单元(31)的信号输出端分别与第一钟控反相器(21)的信号输入端、第四CWSP单元(34)的第一信号输入端相连接；第一钟控反相器(21)的信号输出端分别与第二 CWSP单元(32)的第二信号输入端、第三CWSP单元(33)的第二信号输入端相连接；第二 CWSP单元(32)的信号输出端分别与第二钟控反相器(22)的信号输入端、第四CWSP单元(34)的第二信号输入端相连接；第二钟控反相器(22)的信号输出端分别与第一 CWSP单元(31)的第二信号输入端、第三CWSP单元(33)的第一信号输入端相连接；第三CWSP单元(33)的信号输出端与第三钟控反相器(23)的信号输出端相连接；第三钟控反相器(23)的信号输出端分别与第一 CWSP单元(31)的第一信号输入端、第二CffSP单元(32)的第一信号输出端相连接；第四CWSP单元(34)的信号输出端为本锁存器的数据输出端；所述的第一传输门(11)、第二传输门(12 )、第三传输门(13 )具有相同的时钟；第一钟控反相器(21)、第二钟控反相器(22)、第三钟控反相器(23)具有相同的时钟。
2.根据权利要求1所述的抗单粒子翻转的自恢复锁存器，其特征在于，所述CWSP单元电路由第一 PMOS管MP1、第二 PMOS管MP2、第一 NMOS管MNl和第二 NMOS管MN2组成；其中，第一 PMOS管MPl的栅极与第一 NMOS管MNl的栅极相连接，第一 PMOS管MPl的栅极与第一 NMOS管丽I栅极之间的节点为CWSP单元电路的第一信号输入端(INl);第一 PMOS管MPl的漏极与第二 PMOS管MP2的源极相连接；第二 PMOS管MP2的栅极与第二 NMOS管MN2的栅极相连接，第二 PMOS管MP2的栅极与第二 NMOS管丽2栅极之间的节点为CWSP单元电路的第二信号输入端(IN2);第二 PMOS管MP2的漏极与第一 NMOS管丽I的漏极相连接，第二 PMOS管MP2的漏极与第一 NMOS管丽I的漏极之间的节点为CWSP单元电路的信号输出入端(OUT);第一 NMOS管MNl的衬底接地；第一 NMOS管MNl的源极与第二 NMOS管MN2的漏极相连接，第二 NMOS管MN2的源极以及第二 NMOS管MN2的衬底均接地；第一 PMOS管MPl的源极、第一 PMOS管MPl的衬底和第二 PMOS管MP2的衬底分别与电源(VDD)相连接。
【专利摘要】本发明公开了一种抗单粒子翻转的自恢复锁存器，包括三个传输门、三个钟控反相器、四个CWSP单元，通过使用三模互锁结构和CWSP单元实现对单粒子翻转的完全容忍以及逻辑状态的自恢复功能。本发明提供的抗单粒子翻转的自恢复锁存器可以有效地解决单粒子翻转对于电路的影响，同时具有电路结构简单，面积、功耗开销小的优点。
【IPC分类】H03K19-003
【公开号】CN104852722
【申请号】CN201510306951
【发明人】黄正峰, 倪涛, 钱栋良, 梁华国, 欧阳一鸣, 易茂祥, 鲁迎春, 闫爱斌
【申请人】合肥工业大学
【公开日】2015年8月19日
【申请日】2015年6月4日