具重置功能的电流型d型锁存器及其相关电路的制作方法
【专利摘要】一种电流型D型拴锁器，包括：第一负载元件，连接于电源电压与节点x之间，节点x上的信号为输出信号；第二负载元件，连接于电源电压与节点y之间，节点y上的信号为反相输出信号；偏压电流源，连接于节点c与接地电压之间；第一开关晶体管，连接于电源电压以及节点c之间，根据反相重置信号而动作；第二开关晶体管，连接于节点x与接地电压之间，根据重置信号而动作；第一级电路，连接于节点x、节点y与节点c之间，接收输入信号与反相输入信号，将输入信号转换成为输出信号，将反相输入信号转换为反相输出信号；以及第二级电路，连接于节点x、节点y与节点c之间，接收输出信号与反相输出信号，维持输出信号与反相输出信号。
【专利说明】具重置功能的电流型D型锁存器及其相关电路
【技术领域】
[0001] 本发明为一种D型拴锁器（D latch)，特别是一种具重置功能的电流型D型拴锁器 及其相关电路。
【背景技术】
[0002] 请参照图1其所绘示为已知数字型D型拴锁器示意图（digital D latch)。D型 栓锁器100包括一第一级电路（first stage) 102、第二级电路（second stage) 104与一反 相器（inverter) 106。其中，时钟信号（CK)输入第二级电路104的时钟输入端（ck2)，而 时钟信号（CK)经过反相器106成为一反相时钟信号丨d丨后输入第一级电路102的时钟 输入端（ckl)。其中，第一级电路102与第二级电路104可分别视为一主拴锁电路（master latching circuit)与一仆挂锁电路（slavelatching circuit) 〇
[0003] 当时钟信号（CK)为第一电平（例如低电平）且反相时钟信号(? )为第二电平 (例如高电平）时，第一级电路102动作而第二级电路104不动作。此时，输入信号（D)的 逻辑电平由第一级电路102的输入端（dl)传递至第一级电路102的输出端ql。因此，在时 钟信号（CK)为第一电平时，输入信号⑶与第一级电路102的输出信号（01)具有相同逻 辑电平。
[0004] 当时钟信号（CK)为第二电平（例如高电平）且反相时钟信号为第一电平 (例如低电平）时，第一级电路102不动作而第二级电路104动作。此时，不论输入信号（D) 如何变化，第一级电路102的输出信号（01)维持在先前的逻辑电平。并且，第一级电路102 的输出信号（01)再由第二级电路104的输入端（d2)传递至第二级电路104的输出端q2 进而成为第二级电路104的输出信号（02)。再者，第二级电路104的输出信号（02)即为D 型拴锁器100的输出信号（Q)。
[0005] 由以上的说明可知，已知数字型D型拴锁器100的时钟信号（CK)与输入信号（D) 为标准逻辑电平。此种已知数字型D型拴锁器100在时钟信号（CK)的频率不高时，可以正 常地运作。然而，当时钟信号（CK)上升至GHz等级时，数字型D型拴锁器将无法正常运作。
[0006] 因此，提出一种可高运作并具备重置功能的D型拴锁器，即是本发明所欲达成的 主要目的。
【发明内容】
[0007] 有鉴于此，本发明提供一种具重置功能的电流型D型拴锁器，包括：一第一负载元 件，连接于一电源电压与一节点X之间，该节点X上的信号为一输出信号；一第二负载元件， 连接于该电源电压与一节点y之间，该节点y上的信号为一反相输出信号；一第一级电路， 包括：一第一晶体管、一第二晶体管、以及一第三晶体管，其中，该第一晶体管漏极连接于该 节点X，该第一晶体管栅极接收一反相输入信号，该第一晶体管源极连接至一节点a ;该第 二晶体管漏极连接至该节点y，该第二晶体管栅极接收一输入信号，该第二晶体管源极连接 至该节点a ;该第三晶体管漏极连接至该节点a，该第三晶体管栅极接收一反相时钟信号， 该第三晶体管源极连接至一节点c ;一第二级电路，包括：一第四晶体管、一第五晶体管以 及一第六晶体管，其中，该第四晶体管漏极连接至该节点X，该第四晶体管栅极连接至该节 点y，该第四晶体管源极连接至一节点b ;该第五晶体管漏极连接至节点y，该第五晶体管栅 极连接至该节点X，该第五晶体管源极连接至该节点b ;以及，该第六晶体管漏极连接至该 节点b，该第六晶体管栅极接收一时钟信号，该第六晶体管源极连接至该节点c ;一偏压电 流源，连接于该节点c与该接地电压之间；一第一开关晶体管，连接于该电源电压以及该节 点c之间，根据一反相重置信号而动作；以及一第二开关晶体管，连接于该节点X与该接地 电压之间，根据一重置信号而动作。
[0008] 本发明还提供一种具重置功能的电流型D型拴锁器，包括：一第一负载元件，连接 于一电源电压与一节点X之间，该节点X上的信号为一输出信号；一第二负载元件，连接于 该电源电压与一节点y之间，该节点y上的信号为一反相输出信号；一偏压电流源，连接于 一节点c与一接地电压之间；一第一开关晶体管，连接于该电源电压以及该节点c之间，根 据一反相重置信号而动作；一第二开关晶体管，连接于该节点X与该接地电压之间，根据一 重置信号而动作；一第一级电路，连接于该节点X、该节点y与该节点c之间，接收一输入信 号与一反相输入信号，并于一反相时钟信号为一第一电平且该重置信号未动作时，将该输 入信号转换成为该输出信号，将该反相输入信号转换为该反相输出信号；以及一第二级电 路，连接于该节点X、该节点y与该节点c之间，接收该输出信号与该反相输出信号，并于一 时钟信号为该第一电平且该重置信号未动作时，维持该输出信号与该反相输出信号。
[0009] 本发明还提供一种电流型D型拴锁器电路，包括：一第一电流型D型拴锁器，包 括：一第一负载元件，连接于一电源电压与一节点xl之间，该节点xl上的信号为一第一输 出信号；一第二负载元件，连接于该电源电压与一节点yl之间，该节点yl上的信号为一第 一反相输出信号；一第一偏压电流源，连接于一节点cl与一接地电压之间；一第一开关晶 体管，连接于该电源电压以及该节点cl之间，根据一反相重置信号而动作；一第二开关晶 体管，连接于该节点xl与该接地电压之间，根据一重置信号而动作；一第一级电路，连接于 该节点xl、该节点yl与该节点cl之间，接收一第一输入信号与一第一反相输入信号，并于 一反相时钟信号为一第一电平且该重置信号未动作时，将该第一输入信号转换成为该第一 输出信号，将该第一反相输入信号转换为该第一反相输出信号；以及一第二级电路，连接于 该节点xl、该节点yl与该节点cl之间，接收该第一输出信号与该第一反相输出信号，并 于一时钟信号为该第一电平且该重置信号未动作时，维持该第一输出信号与该第一反相输 出信号；以及一第二电流型D型拴锁器，包括：一第三负载元件，连接于该电源电压与一节 点x2之间，该节点x2上的信号为一第二输出信号；一第四负载元件，连接于该电源电压与 一节点y2之间，该节点y2上的信号为一第二反相输出信号；一第二偏压电流源，连接于一 节点c2与一接地电压之间；一第三开关晶体管，连接于该电源电压以及该节点y2之间，根 据该反相重置信号而动作；一第四开关晶体管，连接于该节点x2与该接地电压之间，根据 该重置信号而动作；一第一级电路，连接于该节点x2、该节点y2与该节点c2之间，接收一 第二输入信号与一第二反相输入信号，并于该时钟信号为该第一电平且该重置信号未动作 时，将该第二输入信号转换成为该第二输出信号，将该第二反相输入信号转换为该第二反 相输出信号；以及一第二级电路，连接于该节点x2、该节点y2与该节点c2之间，接收该第 二输出信号与该第二反相输出信号，并于该反相时钟信号为该第一电平且该重置信号未动 作时，维持该第二输出信号与该第二反相输出信号；其中，该第一输出信号是作为该第二输 入信号，该第一反相输出信号是作为该第二反相输入信号；以及该第二输出信号是作为该 第一反相输入信号，该第二反相输出信号是作为该第一输入信号。
[0010] 为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所 附图式，作详细说明如下。
【专利附图】
【附图说明】
[0011] 图1所绘示为已知数字型D型拴锁器示意图。
[0012] 图2所绘示为电流型D型拴锁器示意图。
[0013] 图3所绘示为本发明具重置功能的电流型D型拴锁器示意图。
[0014] 图4所绘示为本发明具重置功能且正缘触发的电流型D型正反器的信号示意图。
[0015] 图5所绘示为本发明具重置功能的电流型D型拴锁器电路作为除频电路使用。 [0016] 图6所绘示为本发明具重置功能的电流型D型拴锁器电路作为除频电路使用时的 信号示意图。
[0017][主要元件标号说明]
[0018] 100 :D型拴锁器 102、202 :第一级电路
[0019] 104、204 :第二级电路 106 :反相器
[0020] 300 :具重置功能的电流型D型栓锁器
[0021] 510 :第一电流型D型栓锁器 520 :第二电流型D型拴锁器
【具体实施方式】
[0022] 请参照图2，其所绘示为电流型D型拴锁器示意图。电流型D型拴锁器200包括一 第一级电路202、一第二级电路204、第一负载元件R1、第二负载元件R2以及一偏压电流源 lb。其中，第一级电路202可视为一缓冲电路（buffering circuit)，而第二级电路204可 视为一栓锁电路（latching circuit)。
[0023] 第一负载元件R1连接于电源电压Vdd与节点X之间；而第二负载元件R2连接于 电源电压Vdd与节点y之间。
[0024] 第一级电路202包括一第一晶体管Ml、第二晶体管M2以及第三晶体管M3。其中， 第一晶体管Ml与第二晶体管M2形成一第一晶体管差动对（MOSdifferential pair)。第一 晶体管Ml漏极连接于节点X，第一晶体管Ml栅极接收反相输入信号5、第一晶体管Ml源 极连接至节点a ;第二晶体管M2漏极连接至节点y，第二晶体管M2栅极接收输入信号D、第 二晶体管M2源极连接至节点a ;第三晶体管M3漏极连接至节点a，第三晶体管M3栅极接收 反相时钟信号、第三晶体管M3源极连接至节点c。再者，节点y上的信号即为电流型拴 锁器200的反相输出信号&节点X上的信号即为电流型D型拴锁器200的输出信号Q。
[0025] 第二级电路204包括一第四晶体管M4、第五晶体管M5以及第六晶体管M6。其中， 第四晶体管M4与第五晶体管M5形成一第二晶体管差动对，第三晶体管M3与第六晶体管M6 形成一第三晶体管差动对。再者，第四晶体管M4漏极连接至节点X，第四晶体管M4栅极连 接至节点y、第四晶体管M4源极连接至节点b ;第五晶体管M5漏极连接至节点y，第五晶体 管M5栅极连接至节点X、第五晶体管M5源极连接至节点b ;以及，第六晶体管M6漏极连接 至节点b，第六晶体管M6栅极接收时钟信号CK、第六晶体管M6源极连接至节点c。
[0026] 再者，节点c与接地电压Gnd之间连接偏压电流源Ib，且偏压电流源lb可提供偏 压电流（bias current)至第一晶体管差动对、第二晶体管差动对以及第三晶体管差动对。
[0027] 根据以上的描述，输入信号D与反相输入信号D为电流模式逻辑信号（current mode logical signal，简称CML信号）；时钟信号CK与反相时钟信号茂为CML信号；输 出信号Q与反相输出信号&也为CML信号。举例来说，上述三个CML信号的高电平为电源 电压Vdd，低电平为（Vdd-Vdrop)。亦即，当电源电压Vdd为IV，Vdrop为0. 5V时，则CML信 号的高电平为IV，而低电平为0. 5V。
[0028] 再者，由于上述电流型D型拴锁器200是利用CML信号运作，因此时钟信号CK可 到达GHz等级仍旧使得电流型D型拴锁器200正常运作。以下详细介绍电流型D型栓锁器 200于正常操作状态（normal operation state)下的动作原理：
[0029] 当时钟信号CK为低电平且茂信号为高电平时，由于第三晶体管M3动作且第六晶 体管M6不动作，将使得第一级电路202动作，第二级电路204不动作。假设此时输入信号 D为低电平且反相输入信号万信号为高电平，则第一晶体管Ml动作而第二晶体管不动作， 所以输出信号Q为低电平且反相输出信号为高电平。换句话说，在时钟信号CK为低电平 时，第一级电路202动作并传送（pass)低电平的输入信号D，使得第一级电路202产生低电 平的输出信号Q。
[0030] 当时钟信号CK为高电平且&信号为低电平时，由于第三晶体管M3不动作且第六 晶体管M6动作，将使得第一级电路202不动作，第二级电路204动作。由于第一级电路202 产生的输出信号Q为低电平且反相输出信号0为高电平，因此第四晶体管M4与第五晶体管 M5进行栓锁的动作，将使得输出信号Q维持在低电平且反相输出信号g维持在高电平。换 句话说，在时钟信号CK为高电平时，第二级电路204动作并产生低电平的输出信号Q。
[0031] 当电流型D型栓锁器在高速运作时，尤其是运用于并列数据总线（parallel data bus)传输时，由于信号歪斜（skew)的问题严重，因此需要具备重置功能来让所有的电路同 步（synchronize the circuit)〇
[0032] 请参照图3,其所绘示为本发明具重置功能的电流型D型拴锁器示意图。具重置功 能的电流型D型拴锁器300包括一第一级电路202、一第二级电路204、一第一负载元件R1、 一第二负载兀件R2、一偏压电流源lb、一第一开关晶体管Mswl与一第二开关晶体管Msw2。 其中，第一级电路202、第二级电路204、第一负载元件R1、第二负载元件R2与偏压电流源 lb皆与图2完全相同，因此其元件之间的连接关系不再赘述。
[0033] 本发明具重置功能的电流型D型拴锁器300还包括：第一开关晶体管Mswl源极 连接于电源电压Vdd，漏极连接于节点c，栅极接收反相重置信号瓦；以及，第二开关晶体管 Msw2源极连接于接地电压Gnd，漏极连接于节点x，栅极接收重置信号R。其中，重置信号R 与反相重置信号互是操作于电源电压Vdd与接地电压Gnd之间；再者，第一开关晶体管Mswl 为P型晶体管，第二开关晶体管Msw2为N型晶体管。
[0034] 根据本发明的实施例，于正常操作状态时，重置信号R为低电平且反相重置信号 Λ为高电平。于重置状态时，重置信号R为高电平反相重置信号互为低电平。
[0035] 于正常操作状态时，重置信号R不动作（亦即重置信号R为低电平且反相重置信 号云为高电平）。此时，第一开关晶体管Mswl以及第二开关晶体管Msw2皆关闭（turn off)， 因此具重置功能的电流型D型拴锁器300的操作原理与图2完全相同，不再赘述。
[0036] 于重置状态时，重置信号R动作（亦即重置信号R为高电平且反相重置信号R为 低电平）。此时，第一开关晶体管Mswl以及第二开关晶体管Msw2皆开启（turn on)。
[0037] 由于第一开关晶体管Mswl开启，将使得节点c的电压拉升（pull up)至电源电压 Vdd，因此将造成第三晶体管M3与第六晶体管M6关闭，使得第一级电路202与第二级电路 204无法运作，亦即此时时钟信号CK与反相时钟信号·^皆无法控制第一级电路202与第 二级电路204。
[0038] 此时，节点y经由第二负载元件R2被拉升至电源电压Vdd，亦即反相输出信号g为 电源电压Vdd。同时，由于第二开关晶体管M2开启，所以节点X的电压被下拉（pull down) 至接地电压Gnd，亦即输出信号Q为接地电压Gnd。
[0039] 请参照图4,其所绘示为本发明具重置功能且正缘触发的电流型D型拴锁器的信 号示意图。由图中可知，在4ns之前为重置状态，此时重置信号R动作（高电平IV)。使得 输出信号Q为接地电压Gnd，反相输出信号为电源电压Vdd。于4ns之后为正常操作状态， 此时输出信号Q相同于输入信号D ;反相输出信号g相同于反相输入信号D。
[0040] 再者，将组合二个D型栓锁器串接可以形成除频器（frequency divider)。请参 照图5,其所绘示为本发明具重置功能的电流型D型拴锁器电路。该电路是由二个电流型D 型栓锁器510、510所组合而成的除频器。其中，第一输出信号Q1是作为第二输入信号D2 ; 第一反相输出信号01是作为第二反相输入信号/)2。再者，第二输出信号Q2是作为第一反 相输入信号;第二反相输出信号是作为第一输入信号D1。
[0041] 第一电流型D型拴锁器510与图3的电路结构完全相同，不再赘述。第二电流型 D型拴锁器520除了具备图2所示的电路结构之外，还包括：一第三开关晶体管Msw3,其源 极连接于电源电压Vdd，漏极连接于节点y2,栅极接收反相重置信号互；以及一第四开关晶 体管Msw4,其漏极连接于节点x2,源极连接于接地电压Gnd，栅极接收重置信号R。其中，第 三开关晶体管Msw3为P型晶体管，第四开关晶体管Msw4为N型晶体管。
[0042] 于正常操作状态时，重置信号R不动作（亦即重置信号R为低电平且反相重置信 号i?为商电平）。此时，第一开关晶体管Mswl、第_开关晶体管Msw2、第二晶体管开关Msw3、 与第四开关晶体管Msw4皆关闭，因此除频器可正常运作。
[0043] 于重置状态时，重置信号R动作（亦即重置信号R为高电平且反相重置信号Λ为 低电平）。此时，第一开关晶体管Mswl，第二开关晶体管Msw2,第三晶体管开关Msw3,与第 四开关晶体管Msw4皆开启。
[0044] 由于第一开关晶体管Mswl开启，将使得节点cl的电压拉升至电源电压Vdd，因此 将造成晶体管M13与晶体管M16关闭，第一电流型D型拴锁器510无法运作。因此，第一反 相输出信号（/1为电源电压Vdd。由于第二开关晶体管Msw2开启，第一输出信号Q1为接地 电压Gnd。
[0045] 再者，由于第三开关晶体管Msw3开启，将使得节点y2的电压拉升至电源电压Vdd， 使得第二反相输出信号运为电源电压Vdd。由于第四开关晶体管Msw4开启，第二输出信 号Q2为接地电压Gnd。
[0046] 请参照图6,其所绘示为本发明具重置功能的电流型D型拴锁器电路作为除频电 路的信号示意图。由图中可知，在4ns之前为重置状态，此时重置信号R动作（高电平IV)。 使得第二输出信号Q2为接地电压Gnd，第二反相输出信号为电源电压Vdd。于4ns之后 为正常操作状态，此时第二输出信号Q2的频率为时钟信号CK频率的1/2 ;同理，第二反相 输出信号运的频率为反相时钟信号@频率的1/2。
[0047] 综上所述，本发明的优点是提出一种重置功能的电流型D型拴锁器及其相关电 路，其可正常操作于GHz等级以上，并具备重置功能。因此，可以运用于并列数据总线的传 输，并解决信号歪斜的问题。
[〇〇48] 综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发 明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动 与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1. 一种电流型D型拴锁器，包括： 一第一负载元件，连接于一电源电压与一节点X之间，该节点X上的信号为一输出信 号； 一第二负载元件，连接于该电源电压与一节点y之间，该节点y上的信号为一反相输出 信号； 一第一级电路，包括：一第一晶体管、一第二晶体管以及一第三晶体管，其中，该第一晶 体管漏极连接于该节点X，该第一晶体管栅极接收一反相输入信号，该第一晶体管源极连接 至一节点a ;该第二晶体管漏极连接至该节点y，该第二晶体管栅极接收一输入信号，该第 二晶体管源极连接至该节点a ;该第三晶体管漏极连接至该节点a，该第三晶体管栅极接收 一反相时钟信号，该第三晶体管源极连接至一节点c ; 一第二级电路，包括：一第四晶体管、一第五晶体管以及一第六晶体管，其中，该第四晶 体管漏极连接至该节点X，该第四晶体管栅极连接至该节点y，该第四晶体管源极连接至一 节点b ;该第五晶体管漏极连接至节点y，该第五晶体管栅极连接至该节点X，该第五晶体管 源极连接至该节点b ;以及，该第六晶体管漏极连接至该节点b，该第六晶体管栅极接收一 时钟信号，该第六晶体管源极连接至该节点c ; 一偏压电流源，连接于该节点c与该接地电压之间； 一第一开关晶体管，连接于该电源电压以及该节点c之间，根据一反相重置信号而动 作；以及 一第二开关晶体管，连接于该节点X与该接地电压之间，根据一重置信号而动作。
2. 根据权利要求1所述的电流型D型拴锁器，其中，该第一开关晶体管为一 P型晶体 管，该P型晶体管源极连接至该电源电压，该P型晶体管漏极连接至节点c，该P型晶体管栅 极接收该反相重置信号。
3. 根据权利要求1所述的电流型D型拴锁器，其中，该第二开关晶体管为一 N型晶体 管，该N型晶体管源极连接至该接地电压，该N型晶体管漏极连接至节点X，该N型晶体管栅 极接收该重置信号。
4. 一种电流型D型拴锁器，包括： 一第一负载元件，连接于一电源电压与一节点X之间，该节点X上的信号为一输出信 号； 一第二负载元件，连接于该电源电压与一节点y之间，该节点y上的信号为一反相输出 信号； 一偏压电流源，连接于一节点C与一接地电压之间； 一第一开关晶体管，连接于该电源电压以及该节点C之间，根据一反相重置信号而动 作； 一第二开关晶体管，连接于该节点X与该接地电压之间，根据一重置信号而动作； 一第一级电路，连接于该节点X、该节点y与该节点c之间，接收一输入信号与一反相输 入信号，并于一反相时钟信号为一第一电平且该重置信号未动作时，将该输入信号转换成 为该输出信号，将该反相输入信号转换为该反相输出信号；以及 一第二级电路，连接于该节点X、该节点y与该节点c之间，接收该输出信号与该反相输 出信号，并于一时钟信号为该第一电平且该重置信号未动作时，维持该输出信号与该反相 输出信号。
5. 根据权利要求第4所述的电流型D型拴锁器，其中，该第一开关晶体管为一 P型晶体 管，该P型晶体管源极连接至该电源电压，该P型晶体管漏极连接至节点c，该P型晶体管栅 极接收该反相重置信号。
6. 根据权利要求4所述的电流型D型拴锁器，其中，该第二开关晶体管为一 N型晶体 管，该N型晶体管源极连接至该接地电压，该N型晶体管漏极连接至节点X，该N型晶体管栅 极接收该重置信号。
7. -种电流型D型拴锁器电路，包括： 一第一电流型D型拴锁器，包括：一第一负载元件，连接于一电源电压与一节点xl之 间，该节点xl上的信号为一第一输出信号；一第二负载元件，连接于该电源电压与一节点 yl之间，该节点yl上的信号为一第一反相输出信号；一第一偏压电流源，连接于一节点cl 与一接地电压之间；一第一开关晶体管，连接于该电源电压以及该节点cl之间，根据一反 相重置信号而动作；一第二开关晶体管，连接于该节点xl与该接地电压之间，根据一重置 信号而动作；一第一级电路，连接于该节点xl、该节点yl与该节点cl之间，接收一第一输 入信号与一第一反相输入信号，并于一反相时钟信号为一第一电平且该重置信号未动作 时，将该第一输入信号转换成为该第一输出信号，将该第一反相输入信号转换为该第一反 相输出信号；以及一第二级电路，连接于该节点xl、该节点yl与该节点cl之间，接收该第 一输出信号与该第一反相输出信号，并于一时钟信号为该第一电平且该重置信号未动作 时，维持该第一输出信号与该第一反相输出信号；以及 一第二电流型D型拴锁器，包括：一第三负载元件，连接于该电源电压与一节点X2之 间，该节点X2上的信号为一第二输出信号；一第四负载元件，连接于该电源电压与一节点 y2之间，该节点y2上的信号为一第二反相输出信号；一第二偏压电流源，连接于一节点c2 与一接地电压之间；一第三开关晶体管，连接于该电源电压以及该节点y2之间，根据该反 相重置信号而动作；一第四开关晶体管，连接于该节点χ2与该接地电压之间，根据该重置 信号而动作；一第一级电路，连接于该节点x2、该节点y2与该节点c2之间,接收一第二输 入信号与一第二反相输入信号，并于该时钟信号为该第一电平且该重置信号未动作时，将 该第二输入信号转换成为该第二输出信号，将该第二反相输入信号转换为该第二反相输出 信号；以及一第二级电路，连接于该节点x2、该节点y2与该节点c2之间，接收该第二输出 信号与该第二反相输出信号，并于该反相时钟信号为该第一电平且该重置信号未动作时， 维持该第二输出信号与该第二反相输出信号； 其中，该第一输出信号是作为该第二输入信号，该第一反相输出信号是作为该第二反 相输入信号；以及，该第二输出信号是作为该第一反相输入信号，该第二反相输出信号是作 为该第一输入信号。
8. 根据权利要求第7所述的电流型D型拴锁器，其中，该第一开关晶体管为一 P型晶体 管，该P型晶体管源极连接至该电源电压，该P型晶体管漏极连接至节点cl，该P型晶体管 栅极接收该反相重置信号。
9. 根据权利要求7所述的电流型D型拴锁器，其中，该第二开关晶体管为一 N型晶体 管，该N型晶体管源极连接至该接地电压，该N型晶体管漏极连接至节点xl，该N型晶体管 栅极接收该重置信号。
10. 根据权利要求第7所述的电流型D型拴锁器，其中，该第三开关晶体管为一 P型晶 体管，该P型晶体管源极连接至该电源电压，该P型晶体管漏极连接至节点y2,该P型晶体 管栅极接收该反相重置信号。
11. 根据权利要求7所述的电流型D型拴锁器，其中，该第四开关晶体管为一 N型晶体 管，该N型晶体管源极连接至该接地电压，该N型晶体管漏极连接至节点x2,该N型晶体管 栅极接收该重置信号。
【文档编号】H03K19/094GK104065372SQ201310329470
【公开日】2014年9月24日 申请日期:2013年7月31日 优先权日:2013年3月22日
【发明者】杨财铭, 陈彦中, 李易霖, 徐仁泰 申请人:创意电子股份有限公司, 台湾积体电路制造股份有限公司