基于三输入保护门的抗辐射锁存器的制造方法
【专利摘要】本实用新型涉及抗辐射集成电路设计领域。为提供一种能够抵抗多节点翻转的结构简单的锁存器，本实用新型采用的技术方案是，基于三输入保护门的抗辐射锁存器，由6个传输门TG1～6，3个反相器INV1～3，3个二输入保护门DIG1～3和一个三输入保护门构成，有三路相同的输入信号分别对应输入到输入端D1、D2、D3，二输入保护门DIG2的输出B经由反相器INV2和传输门TG5连至输入端D2；输入端D1、输入端D3作为二输入保护门DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG6连至输入端D3；输出A、B、C作为三输入保护门TIG的输入信号，输出为Q。本实用新型主要应用于抗辐射集成电路设计。
【专利说明】基于三输入保护门的抗辐射锁存器
【技术领域】
[0001] 本实用新型涉及抗辐射集成电路设计领域，尤其设计使用二输入保护门和三输入 保护门对时序电路进行加固，使其具有抵抗单粒子翻转（Single event upset，SEU)和多比 特翻转（Multiple-bit upset，MBU)的能力的电路设计。具体讲，涉及一种基于三输入保护 门的抗辐射锁存器。
【背景技术】
[0002] 对于应用于空间环境中的数字电路，特别是时序电路，单粒子翻转的发生会严重 影响芯片功能的正确性。现有的加固技术多数针对SEU，但是随着集成电路尺寸的减小以及 芯片供电电压的下降，电路内部节点可以存储的关键电荷量大大减少，使MBU发生的几率 逐步上升，从而影响电路的性能。
[0003] 锁存器是电路中最常用到的存储单元，对于锁存器的加固尤为重要。常用的设计 加固方法（Radiation Hardened-by Design, RHBD)有代码级加固和电路级加固还有版图级 加固等。电路级加固方法例如经典的模组冗余，用三模冗余抵抗SEU，用五模冗余抵抗单粒 子注入引起的双节点翻转。这种方法会大大增大电路面积，也就增大了电路延时和功耗。
【发明内容】
[0004] 为克服现有技术的不足，本实用新型旨在提供一种能够抵抗多节点翻转的结构简 单的锁存器。为此，本实用新型采用的技术方案是，基于三输入保护门的抗辐射锁存器，由 6个传输门TG1?6, 3个反相器INV1?3, 3个二输入保护门DIG1?3和一个三输入保护 门构成，有三路相同的输入信号分别对应输入到输入端Dl、D2、D3,输入端Dl、D2、D3分别 依次对应通过传输门TG1、传输门TG2、传输门TG3送入对应的二输入保护门DIG1?3,输 入信号经输入端D1、输入端D2作为二输入保护门DIG1的输入，二输入保护门DIG1的输出 A经过反相器INV1和传输门TG4连至输入端D1 ;输入端D2、输入端D3作为二输入保护门 DIG2的输入，二输入保护门DIG2的输出B经由反相器INV2和传输门TG5连至输入端D2 ; 输入端D1、输入端D3作为二输入保护门DIG3的输入，二输入保护门DIG3的输出C经反相 器INV3和TG6连至输入端D3 ;输出A、B、C作为三输入保护门TIG的输入信号，三输入保护 门TIG输出为Q。
[0005] 二输入保护门DIG结构为，使用两个PM0S管PM1和PM2串联，两个NM0S管NM1和 NM2串联；PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅 极作为一个输入A，PM2和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。
[0006] 三输入保护门TIG的结构为：使用三个PM0S管PM4、PM5、PM6串联，三个NM0S管 NM4、NM5、NM6串联；PM4的源级接VDD，PM6的漏极接NM6的漏极，NM4的源级接GND，PM4和 NM4的栅极作为一个输入A，PM5和匪5的栅极作为另一个输入B，PM6和NM6的栅极作为另 一个输入C，PM6和NM6的漏极作为输出0。
[0007] 电路中传输门所用晶体管采用最小尺寸，反相器的P管的宽度是最小宽度的2倍， 来保证上升时间和下降时间的一致。DIG所用晶体管尺寸是反相器的2倍，TIG所用晶体管 的尺寸是反相器的3倍。
[0008] 本实用新型的技术特点及效果：
[0009] 本实用新型是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐 射粒子造成的不同阱中多个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改 变。
[0010] 本实用新型使用晶体管数目较少，可以减小电路面积和功耗还有延迟时间。
【专利附图】
【附图说明】
[0011] 图1基于三输入保护门的抗辐射锁存器结构；
[0012] 图2 (a) DIG的晶体管级结构，（b) DIG的逻辑符号，（c) DIG的时序图；
[0013] 图3 (a) TIG的晶体管级结构，（b) TIG的逻辑符号，（c) TIG的时序图。
【具体实施方式】
[0014] 使用如图1所示的电路结构。该锁存器结构包括6个传输门TG1?6, 3个反相器 INV1?3,3个二输入保护门（Double Input Guardgate, DIG)DIG1?3和一个三输入保护 门（Trible Input Guardgate，TIG)。它有三路相同的输入信号01、02、03，它们分别通过 开关TG1、TG2、TG3送入锁存器。Dl、D2作为DIG1的输入，DIG1的输出A经过一个反相器 INV1和开关TG4连至它的一个输入端D1。同样D2、D3作为DIG2的输入，输出B经由反相 器INV2和TG5连至D2。D1、D3作为DIG3的输入，输出C经反相器INV3和TG6连至D3。A、 B、C作为TIG的输入信号，输出Q。其中的DIG(如图2(a)所示为其晶体管级结构，（b)为其 逻辑符号，（c)为其时序图）使用两个PM0S和两个NM0S串联，PM1和PM2串联，NM1和NM2 串联，PM1的源级接VDD，PM2的漏极接匪2的漏极，匪1的源级接GND，PM1和匪1的栅极作 为一个输入A，PM2和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。DIG在 两个输入不相同的时输出为高阻态。在两个输入信号相同时，该单元的功能与反相器的功 能一致。TIG(如图3(a)所示为其晶体管级结构，（b)为其逻辑符号，（c)为其时序图）与 DIG类似，使用三个PM0S管和NM0S管串联，有三个输入端口，在三个输入信号不相同时输出 为高阻态。在三个输入信号相同时，该单元的功能与反相器的功能一致。该锁存器透明状 态时TG1?3导通、TG4?6截止，信号由D传至Q。保持状态时TG1?3截止、TG4?6导 通，在这个阶段可能发生粒子轰击引起的电平翻转。
[0015] 下面分析此结构如何抵抗SEU和MBU。内部节点有6个，可以分为2组，分别是节 点{Dl、D2、D3}和{A、B、C}，也可以按构成单元分类，分为3个支路{DIG1，INV1}，{DIG2， INV2}，{DIG3, INV3}。发生SEU时，可以分为2类，即SEU分别发生在第一组节点和第二组 节点。首先分析D2和A节点如何屏蔽SEU，其它的第一组节点与D2类似，第二组节点与A 类似。SEU发生在D2时，D2是DIG1和DIG2的输入，所以这两个DIG状态浮空，输出A和B 和C在这个时钟周期内保持不变，屏蔽错误，锁存器输出Q也就保持不变。SEU发生在节点 A时，支路{DIG1，INV1}浮空，但是B和C保持正常，所以锁存器输出Q保持不变，可以屏蔽 所有的SEU。
[0016] 当发生双节点翻转（Double-node Upset, DNU)时，共有15种组合，可以分为三类。 我们取三种典型情况进行说明。当D1和D2发生DNU时，DIG1的两个输入同时变化，A的状 态发生翻转，支路{DIG1，INV1}浮空，通过INV1使D1的状态在该时钟周期内不可恢复，而 B的状态不变，D2的状态通过INV2得以恢复，C的状态也不变。所以TIG的三个输入中有一 个状态A变化，输出Q保持不变。当DNU发生在D2和A时，A的错误电平通过INV1使D1发 生翻转，DIG2的两个输入信号D1和D2都错误，所以B也发生错误翻转，支路{DIG1，INV1} 和{DIG2, INV2}浮空。但C是正确的，所以TIG的输出电平仍正确。当DNU发生在A和B 时，D1和D2的状态通过INV1和INV2发生错误翻转，支路{DIG1，INV1}和{DIG2, INV2}浮 空，但D3和C是正确的，所以TIG的输出Q仍正确。但是如果输出节点Q发生错误电平翻
【权利要求】
1. 一种基于三输入保护门的抗辐射锁存器，其特征是，由6个传输门TGl?6, 3个反相 器INVl?3, 3个二输入保护门DIGl?3和一个三输入保护门构成，有三路相同的输入信号 分别对应输入到输入端DI、D2、D3，输入端DI、D2、D3分别依次对应通过传输门TGl、传输门 TG2、传输门TG3送入对应的二输入保护门DIGl?3,输入信号经输入端D1、输入端D2作 为二输入保护门DIGl的输入，二输入保护门DIGl的输出A经过反相器INVl和传输门TG4 连至输入端Dl;输入端D2、输入端D3作为二输入保护门DIG2的输入，二输入保护门DIG2 的输出B经由反相器INV2和传输门TG5连至输入端D2 ;输入端D1、输入端D3作为二输入 保护门DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG6连至输入端D3 ;输 出A、B、C作为三输入保护门TIG的输入信号，三输入保护门TIG输出为Q。
2. 如权利要求1所述的基于三输入保护门的抗辐射锁存器，其特征是，二输入保护门 DIG结构为，使用两个PMOS管PMl和PM2串联，两个NMOS管NMl和NM2串联；PMl的源级接 VDD，PM2的漏极接匪2的漏极，匪1的源级接GND，PMl和匪1的栅极作为一个输入A，PM2 和匪2的栅极作为另一个输入B，PM2和匪2的漏极作为输出0。
3. 如权利要求1所述的基于三输入保护门的抗辐射锁存器，其特征是，三输入保护门 TIG的结构为：使用三个PMOS管PM4、PM5、PM6串联，三个NMOS管NM4、NM5、NM6串联；PMl 的源级接VDD，PM3的漏极接匪3的漏极，匪1的源级接GND，PMl和匪1的栅极作为一个输 入A，PM2和匪2的栅极作为另一个输入B，PM3和匪3的栅极作为另一个输入C，PM3和匪3 的漏极作为输出0。
4. 如权利要求1所述的基于三输入保护门的抗辐射锁存器，其特征是，所用晶体管的 宽长比如表1所示： 表1
电路中传输门所用晶体管采用最小尺寸，反相器的P管的宽度是最小宽度的2倍，来保 证上升时间和下降时间的一致，DIG所用晶体管尺寸是反相器的2倍，TIG所用晶体管的尺 寸是反相器的3倍。
【文档编号】H03K19/094GK204258775SQ201420549291
【公开日】2015年4月8日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】徐江涛, 闫茜, 姚素英, 聂凯明, 史再峰, 高志远 申请人:天津大学