锁存电路及包括锁存电路的半导体器件的制作方法
【专利说明】锁存电路及包括锁存电路的半导体器件
[0001]相关申请交叉引用
[0002]本申请要求2014年7月21日提交的申请号为10-2014-0091868的韩国专利申请的优先权，其全部内容通过引用结合于此。
技术领域
[0003]本发明的各种示例性实施例涉及一种锁存电路和一种包括锁存电路的半导体器件。
【背景技术】
[0004]随着半导体器件集成度的增加和晶体管尺寸的减小，晶体管内可以储存的电荷数量逐渐减少。因此，储存在半导体器件的锁存器等等中的数据会受到阿尔法粒子碰撞或宇宙射线影响。例如，当阿尔法粒子与半导体器件碰撞时，在阿尔法粒子穿过半导体材料的路径的四周产生大量空穴电子对。所产生的空穴和电子被输送至半导体器件内存在的电场。通过空穴和电子的输送，可以改变储存电荷的锁存器的节点的极性，并且可以使储存在锁存器中的数据反相。锁存器中储存的数据被阿尔法粒子碰撞或宇宙射线改变的现象称为软错误，并且软错误的频率已经增加到影响整个半导体器件可靠性的水平。
[0005]传统存储器件储存对应于熔丝电路内单元阵列缺陷部分的地址，并且将熔丝电路内储存的地址与输入存储器件的地址(其指定在存储器件内要存取的位置)地址进行比较，以便控制存储器件的修复操作。修复操作用单元阵列的功能正常部分，替换单元阵列中已经发生故障的部分。传统上来说，已经使用激光熔丝来储存缺陷的地址，激光熔丝根据熔丝是否切断，来储存高或低数据。激光熔丝可以在晶圆层级上进行编程，但是在晶圆封装之后就无法进行编程。此外，由于节距的原因，限制了激光熔丝能够设计成多么小。
[0006]为了解决此问题，在存储器件中可以包括非易失性存储电路，诸如E-fuse阵列电路(ARE)、NAND快闪存储器、N0R快闪存储器、EPR0M(可擦除可编程只读存储器)、EEPR0M (电可擦除可编程只读存储器)、FRAM (铁电RAM)以及MRAM (磁阻RAM)，并且修复信息可以储存在非易失性存储电路内。
[0007]图1是图示根据现有技术使用非易失性存储电路来储存修复信息的存储器件的框图。
[0008]参考图1，存储器件包括多个存储体ΒΚ0至BK3、提供给相应存储体ΒΚ0至BK3来储存修复信息的多个锁存组110_0至110_3、用于储存设定信息的锁存组110_4、设定电路120以及非易失性存储电路101。
[0009]非易失性存储电路101取代传统熔丝电路并且储存对应于所有存储体ΒΚ0至BK3的修复信息，即修复地址。此外，非易失性存储电路101储存存储器件操作所需的设定信息。非易失性存储电路可以是E-fuse阵列电路、NAND快闪存储器、NOR快闪存储器、可擦除可编程只读存储器(EPR0M)、电可擦除可编程只读存储器(EEPR0M)、铁电随机存取存储器(FRAM)以及磁阻随机存取存储器(MRAM)。
[0010]针对相应存储体ΒΚ0至BK3提供的锁存组110_0至110_3储存与其对应的存储体的修复信息。锁存组110_0储存存储体ΒΚ0的修复信息，而锁存组110_2储存存储体BK2的修复信息。此外，锁存组110_3储存要用于设定电路120的设定信息。设定电路120可以使用锁存组110_3内储存的设定信息，设定存储器件操作所需的各种设定值，例如内部电压电平和各种延迟。仅在施加功率时，锁存组110_0至110_4才可以储存修复信息。要储存在锁存组110_0至110_4中的修复信息可以接收自非易失性存储电路101。当启动信号BOOTUP使能时，非易失性存储电路101将储存的修复信息传送至锁存组110_0至110_3。
[0011]因为非易失性存储电路101采用阵列来配置，所以需要一定的时间量来加载非易失性存储电路101内储存的数据，因而数据不能立即加载，并且不能直接使用储存在非易失性存储电路101内的数据来执行修复操作。因而，把非易失性存储电路101内储存的修复信息和设定信息传送并储存到锁存组110_0至110_4中，以及锁存组110_0至110_4内储存的数据用于存储体ΒΚ0至BK3的修复操作以及设定电路120的设定操作。从非易失性存储电路101将修复信息和设定信息传送至锁存组110_0至110_4的操作称为启动操作。只有当启动操作完成时，存储器件才可以修复故障的单元，并且执行各种设定操作。然后，存储器件可以开始正常操作。
[0012]存储器件可以具有大数目的锁存器，用于执行修复操作。由于存在许多锁存器，所以在存储器件之内软错误会对修复操作的可靠性有很大影响。另外，由于锁存器用作诸如SRAM之类的半导体器件中的存储器单元，所以这些器件的可靠性也会受到软错误的影响。
【发明内容】
[0013]各种实施例针对一种对软错误有抵抗力的锁存电路，以及包括该锁存电路的半导体器件。
[0014]在一个实施例中，锁存电路可以包括:第一存储节点至第N储存节点，其中N为等于或大于四的偶数；以及第一对晶体管至第N对晶体管，其中的每个包括PM0S晶体管和NM0S晶体管，PM0S晶体管和NM0S晶体管通过第一储存节点至第N储存节点之中对应的一个串联耦接。PM0S晶体管在该PM0S晶体管的栅极可以耦接至储存节点中的包括在所述对晶体管的前一个内的存储节点。所述NM0S晶体管在所述NM0S晶体管的栅极可以耦接至储存节点中的包括在所述对晶体管的下一个内的储存节点。第一对晶体管至第N对晶体管的PM0S晶体管形成于第一有源区内。第一对晶体管至第N对晶体管的NM0S晶体管形成于与第一有源区分隔开的第二有源区内。
[0015]在一个实施例中，一种锁存电路可以包括:第一 PM0S晶体管至第N PM0S晶体管，其形成在第一有源区内并且沿着顺时针方向和逆时针方向中的一个顺序布置，其中N为等于或大于四的偶数；以及第一NM0S晶体管至第N NM0S晶体管，其形成在与所述第一有源区分隔开的第二有源区内，并且沿着顺时针方向和逆时针方向中的一个顺序布置。第K PM0S晶体管与第K NM0S晶体管可以彼此串联耦接，并且耦接至第K PM0S和NM0S晶体管的节点可以耦接至第K-1 NM0S晶体管的栅极以及第K+1PM0S晶体管的栅极，其中1彡K彡N。
[0016]在一个实施例内，一种锁存电路可以包括:第一 PM0S晶体管至第四PM0S晶体管，其形成在第一有源区内并且布置在矩形的每个角落处；以及第一 NM0S晶体管至第四NM0S晶体管，其形成在与所述第一有源区分隔开的第二有源区内，并且布置在矩形的每个角落处。所述第一 PMOS晶体管和第三PMOS晶体管以及所述第一 NMOS晶体管和第三NMOS晶体管可以分别布置在对角方向上，第K PMOS晶体管与第K NMOS晶体管可以彼此串联耦接。以及，耦接至第K PMOS晶体管和第K NMOS晶体管的节点可以耦接至第K-1 NMOS晶体管的栅极以及第K+1 PMOS晶体管的栅极，其中1彡K彡N。
[0017]在一个实施例中，一种半导体器件可以包括:非易失性存储单元；数据总线，其适于传送从所述非易失性存储单元输出的数据；选择信号发生单元，其适于产生多个选择信号；以及多个锁存组，其响应于所述多个选择信号之中对应的选择信号来激活，适于储存传送至所述数据总线的数据，并且每个锁存组包括多个锁存电路。每个锁存电路包括:第一储存节点至第N储存节点，其中N为等于或大于四的偶数；以及第一对晶体管至第N对晶体管，其中的每个包括通过所述第一储存节点至所述第N储存节点中对应的节点彼此串联耦接的PM0S晶体管和NM0S晶体管。所述PM0S晶体管在所述PM0S晶体管的栅极可以耦接至储存节点中的包括在所述对晶体管的前一个内的存储节点。所述NM0S晶体管在所述NM0S晶体管的栅极可以耦接至储存节点中的包括在所述对晶体管的下一个内的储存节点。所述第一对晶体管至第N对晶体管的PM0S晶体管可以形成在第一有源区内。所述第一对晶体管至第N对晶体管的NM0S晶体管可以形成在与所述第一有源区分隔开的第二有源区内。
【附图说明】
[0018]图1为图示根据现有技术使用非易失性存储电路来储存修复信息的存储器件的框图。
[0019]图2为示例性地图示依照本发明示例性实施例的锁存电路的电路图。
[0020]图3为示例性地图示图2的锁存电路内晶体管P1至P4以及N1至N4的布局。
[0021]图4为示例性地图示图2的锁存电路内晶体管P1至P4以及N1至N4的布局。
[0022]图5A至图?为示例性地图示图4的晶体管P1至P4以及N1至N4的栅极的各种示例的布局。
[0023]图6为图示图4的锁存电路自消效应的布局。
[0024]图7为示例性地图示依照本发明示例性实施例的锁存电路的电路图。
[0025]图8为示例性地图示图7的锁存电路内晶体管P1至P6以及N1至N6的布局。
[0026]图9为示例性地图示依据本发明实施例的半导体器件的框图。
[0027]图10为示例性地图示图9的锁存组的框图。
【具体实施方式】
[0028]下面将参照附图更详细地描述各种实施例。然而，本发明可以以不同形式体现，并且不应当被阐释为受限于本文所阐述的实施例。确切地，提供了这些实施例，使得本公开将透彻且完整，并且将向本领域技术人员充分传达本发明的范围。在本公开中，在本发明的各个附图和实施例中，附图标记代表相同的部分。
[0029]图2为示例性地图示依照本发明示例性实施例的锁存电路的的电路图。
[0030]参考图2，锁存电路可以包括第一储存节点SN1至第四储存节点SN4、第一对晶体管211至第四对晶体管214、初始化单元220以及数据输入控制单元230。
[0031]这些对晶体管211至214可以包括PM0S晶体管P1至P4以及NM0S晶体管N1至N4，它们分别在对应的储存节点SN1至SN4处串联耦接。第一对晶体管211至第四对晶体管214中前一个的NMOS晶体管的栅极与第一对晶体管211至第四对晶体管214中下一个的PMOS晶体管的栅极，可以在储存节点SN1至SN4中的包括在第一对晶体管211至第四对晶体管214的当前一个中的一个存储节点处耦接。例如:第一对晶体管211的NMOS晶体管N1的栅极与第三对晶体管213的PMOS晶体管P3的栅极可以在第二储存节点SN2处耦接。最后一对晶体管214的下一个可以是第一对晶体管211，类似地，第一对晶体管211的前一个可以是最后一对晶体管214。
[0032]初始化单元220可以响应于当初始化锁存电路的数据时被使能的初始化信号RSTB来初始化储存节点SN1至SN4之中的两个或更多个节点的电压。初始化信号RSTB可以是初始化信号RST的反相信号。由于锁存电路的特性，只有当储存节点SN1至SN4之中的两个或更多个节点的电压同时改变时，才可以改变锁存电路内储存的数据。因而，初始化单元220可以通过同时将电压施加给储存节点SN1至SN4之中的两个或更多个节点，优选是两个或更多个偶数节点或两个或更多个奇数节