可扫描动态逻辑锁存器电路的制作方法

专利名称：可扫描动态逻辑锁存器电路的制作方法
技术领域：
本发明涉及锁存.器电路并且特别地涉及与电平敏感扫描设计
(LSSD)和通用扫描设计(GSD)方法结合使用的锁存器电路。
背景技术：
现代数据处理系统可以使用动态逻辑电^各对 一 组信号执行布 尔运算。对动态逻辑电路进行钟控(clock)。在时钟的预充电阶段 期间，通常通过耦合到电源线来对电路的内部节点(动态节点)进 行预充电而对电路进行预调节。在时钟的评估(evaluate )阶段期间， 响应于在评估阶段期间出现在输入上的一组输入信号值来评估逻辑 电路所实施的布尔函数(考虑到这里的用途，只需进行如下假设就 足够了，即就当前时钟循环而言，输入信号已经调整到它们的"稳 态"值，其中认识到输入值可以随时钟循环而变化)。这样的动态逻 辑相对于静态逻辑而言可以在速度以及所占用的芯片面积方面具有
优势。然而，针对各循环，随着时钟相位的翻转(toggle)来切换输 出节点可能会消耗功率，即使输出的逻辑值并未改变也是如此。
通过参照图示了示例性三输入OR动态逻辑门的图1A以及附 随的时序1B可以认识到这一点。这一类逻辑门在文献中称为多 米诺逻辑门，因为在时钟信号评估动态节点时状态变化通过级联电 路产生连锁效应，就像多米诺骨牌倒下一样。
图1A的动态逻辑100包括耦合到对应门NFET 102a-102c的三 个输入a、 b和c。在时钟104的评估阶段A^期间，NFET 106是激 活的，而如果任何输入a、 b或者c是激活的，则使得动态节点108 变为"低"电平，并且输出OUT经由反相器110变为"高"电平。由 此，参照说明性的图1B，在t!时刻，输入a在时钟104的预充电阶
段A^期间变高。在时钟104的预充电阶賴A^期间，经由PFET 112 对动态节点108进行预充电。半锁存器PFET 114在整个评估阶段中 维持动态节点108上的电荷，除非确立一个或者多个输入a、 b或者 c。在图1B中的说明性时序图中，输入a为"高"，具有跨越时钟104 的近似2又1/2个循环的时间间隔^至该时间间隔包括评估阶l殳 116和118。因此，动态节点108经历两个放电-预充电循环124和 126。输出节点类似地经历两个放电-预充电循环124和126,但是相 位相反。由于在动态节点108的预充电阶段期间对输出进行放电， 所以即使逻辑函数的布尔值为"真"(也就是在OR门100的实施例中 为"高，，)，动态逻辑仍然会消耗功率，甚至当输入信号状态没有 改变时也是如此。
此外，动态逻辑可以实施于双轨实施例中，其中全部逻辑都是 复制的， 一个门用于对数据的各次感知。也就是说，各逻辑单元包 括用以产生输出信号的门和用以产生其补信号的附加门。这样的实 施可能加剧动态逻辑单元中的功率消耗以及消除动态逻辑实施例的 面积优势。
在计算机系统内广泛地使用包括移位电路和复用器的选择电 路。这些选择电路中的一些电路需要多级选择，例如从多个第一输 入中选择第一输入，其中各第一输入是另外从多个第二输入中选择 的。利用动态逻辑的计算机系统可能会发现由于所需预充电和评估 次数的限制以及在预充电循环期间没有保持输出这 一 事实而难以实 施用于从多个输入中进行单个选择和多级选择的选择电路。
有限开关动态逻辑(LSDL)电路加上将动态节点与输出节点 隔离的静态逻辑器件来获得减轻动态逻辑门动态切换因子的电路。 此外，LSDL电路和系统维持动态逻辑相对于静态电路而言的面积优 势，并且还提供两个逻辑感知，也就是输出值及其补值。
电平敏感扫描设计(LSDD)方法是现有技术中公知的。基本 上，LSSD方法是如下系统设计，在该系统设计中受测器件具有多个 存储单元，即锁存器或者寄存器，这些存储单元连接在一个或者多个扫描链中并且可经由一个或者多个串行输入和输出外部地访问。 未这样连接的存储单元通常是被隔离的并且能够独立测试的存储器
或者其它特殊的宏。这一 LSSD方法保证了由这些已连接的存储单 元中的 一个或者多个存储单元来对所有逻辑反馈路径进行门控，由 此将顺序设计简化成组合逻辑部分的子集。
与关联系统和扫描钟控序列相结合的这些基本设计概念极大 地简化了测试生成、测试以及诊断很复杂的逻辑结构的能力。在这 样的设计中每个锁存器除了用作标准主输入和标准主输出之外还能 够用作伪主输入(PI)和伪主输出(PO),以增强正在测试或者诊 断的器件的仿真和可观察性。通常，LSSD锁存器实施于具有主锁存 器(Ll )和从锁存器(L2)的配置中，其中各主锁存器(Ll )具有 两个数据端口并且可以根据扫描时钟或者功能时钟来更新，而各从 锁存器(L2)有且仅有一个相对于Ll扫描时钟和功能时钟均为异相 的时钟输入。使用分离的A和B扫描时钟来完成扫描。
诊断这些LSSD电路的策略已经建立和发展多年。确定性的或 者预先确定的LSSD模式的主要特征在于各模式独立于每个其它模 式并且各模式包括主输入、时钟、加载和卸载序列。这样的LSSD 电路可以根据逻辑的大小和结构而具有数以千计的模式。在诊断期 间，标识一个或者多个故障模式并且对故障模式(加载、主输入、 系统时钟和卸载序列)执行故障仿真。能够通过对故障模式加载、 任何主输入、系统时钟和测量进行检查和仿真来快速达到电路状态。 传递模式也可以用来消除潜在故障，即标记为潜在候选的已识另U故 障模式。
然而，诊断这样的复杂逻辑结构以确定功能测试已经失败的器 件的这一方法是非常耗时和困难的，并且当电路设计在本质上是顺 序的而且利用如在LSSD电路中出现的功能模式测试方法时甚至更 为困难。通用扫描设计(GSD)电路是类似的并且在本领域中是公 知的。
对这样的复杂电路(LSSD和GSD)的测试和诊断能够通过采
用 一种"为测试而设计"的方法来极大地简化，该方法减少了组合逻 辑的多个分区中的顺序电路并且使得可以在测试过程期间对电路内 存储单元进行访问。与这样的基于扫描的设计相结合的这 一 结构测 试方法实现了有效的功能测试方式和结构测试方式。
功能测试方法和结构逻辑测试方法均具有独特优点。结构逻辑 测试的益处包括易于生成测试模式、诊断方法更简易、测试模式数 据量更低、故障定位明确、测试覆盖性高以及测试有效性测量精确。 可选地，功能测试能够快速地加以应用、测试实际器件应用功能并 且近似地模拟在测试期间的操作环境。然而，功能测试在本质上是 顺序的，因此就各后续模式而言必须依赖于逻辑的先前事件或者状 态。
功能故障通常很难诊断，这是因为逻辑电路设计和功能故障行 为的细节理解是必要的，并且使用现有技术要求测试工程师和设计 者投入数小时进行数次诊断迭代来理解和诊断故障机制。
这 一 基本问题由于需要针对数个先前事件来跟踪结构的逻辑 状态而使诊断过程复杂化。要求这一点是为了能够在故障时刻和故 障点利用各逻辑电路的恰当值来分析故障向量。
因此，对于尽可能快地电子诊断在电路中以至在成对逻辑块或 者大约十多个晶体管器件内的任何故障而言有许多强制性的经济原 因。也希望通过提供对潜在缺陷进行精确物理定位的常规物理故障
分析(PFA )工具来将在电气模型与物理位置之间的诊断过程联系起来。
因此，需要如下计算电路，该计算电路将前端动态逻辑电路与 静态锁存器电路相组合以在包括与扫描架构如LSSD和GSD相兼容
的特征的同时实现低功率和高性能。

发明内容
扫描锁存器电路被配置为具有包括至少 一个动态逻辑门的前 端，该动态逻辑门具有执行普通布尔逻辑运算的逻辑树、与具有扫
描下拉逻辑树的扫描电路相组合，该扫描下拉逻辑树耦合到扫描保 持锁存器输出以及动态逻辑门的动态节点。扫描时钟和普通时钟确 定扫描锁存器电路是在普通逻辑模式下还是在扫描测试模式下。静 态输出锁存器具有响应于动态节点逻辑状态的至少一个输入。响应 于扫描时钟或者普通时钟的逻辑状态而由动态逻辑门的逻辑树或者 扫描电路的扫描下拉逻辑树来设置动态节点的所评估状态。静态输 出锁存器在扫描时钟和普通时钟的预充电期间保持所评估的动态节 点的状态。静态锁存器的输出可以具有用于驱动普通数据路径和扫 描链路径的单独緩沖器。
上文已经相当广义地概括了本发明的特征和技术优点以便可 以更好地理解如下对本发明的具体描述。下文将描述形成本发明权 利要求主题的本发明的附加特征和优点。


为了更完整地理解本发明及其优点，现在将参照与附图相结合
的如下描述，在附图中
图1A是现有技术的动态逻辑门；
图1B是图1A的动态逻辑状态门的时序图2A以部分示意图的形式图示了标准LSDL器件，其中图示了 用于将动态节点与输出节点隔离的静态逻辑器件；
图2B以部分示意图的形式图示了用于并入到图2A的逻辑树中 的电路，其中所执行的逻辑函数是三个输入信号的逻辑OR;
图2C以部分示意图的形式图示了用于并入到图2A的逻辑树中 的另 一 电路，其中所执行的逻辑函数是三个输入信号的逻辑AND;
图2D图示了与图2A的动态逻辑器件实施例相对应的时序图， 其中所执行的逻辑函数是三个输入信号的逻辑OR;
图3是LSSD扫描锁存器的框图4A是根据本发明实施例的可扫描锁存器的电路框图4B是根据本发明另 一 实施例的可扫描锁存器的电路框图4C是图4A中可扫描锁存器的电路框图； 图5是图4B的静态锁存器的电路图6是根据本发明实施例在图4A中所用的扫描保持锁存器的电 路图7图示了结合本发明原理的中央处理单元(CPU)内所选操 作块的高级框图；以及
图8图示了包括根据本发明原理的CPU的数据处理系统。
具体实施例方式
在以下描述中，阐述很多具体细节以提供对本发明的透彻理 解。例如，可以描述特定逻辑函数以及用于生成这些函数的电路； 然而本领域技术人员将认识到没有这样的具体细节仍然可以实施本 发明。在其它实例中，已经以框图形式示出了公知电路以免因不必 要的细节而使本发明难于理解。现在参照附图，其中所示单元并非 必然按比例绘制并且其中同样或者相似的单元在数个视图中用相同 的参考标号来表示。
态逻辑(LSDL)器件200。 一般而言，LSDL器件200接收向逻辑 树204提供的多个("个)输入202a…202d，并输出这些输入的布 尔组合。在逻辑树204的实施中反映LSDL器件200所执行的特定 布尔函数(考虑到由n沟道场效应晶体管(NFET) 206和p沟道场 效应晶体管(PFET) 208形成的反相器所执行的反相)。逻辑树204 耦合于PFET 212的漏极与NFET 214的漏极(节点216)之间。逻 辑树204的结和PFET212的漏极形成动态节点210。
例如，图2B图示了包括三个并联连接的NFET231、 233和235 的逻辑树230。逻辑树230可以用来提供如下逻辑器件，该逻辑器件 生成耦合到NFET 231、 233和235的栅极a、 b和c中对应栅极的三 个输入信号的逻辑NOR (如图2B中布尔表达式250所示)并且考 虑到经由NFET 206和PEFT 208的反相。类似地，图2C图示了包
括三个串联连接的NFET 237、 239和241的逻辑树240。逻辑树240 可以与逻辑器件200相结合地用来生成三个输入信号a、 b和c的逻 辑NAND (如图2C中的布尔表达式260所示)。
回到图2B,动态节点210耦合到将动态节点210上的信号反相 的NFET206和PFET 208的栅极的公共结。在输出218a上提供动态 节点210上信号的反相。晶体管对206和08串联耦合到并联的NFET 220和222。 NFET 220由时钟信号224来切换。由此，在时钟信号 224的评估阶段期间，反相器对NFET 206和PFET 208通过NFET 200 的动作耦合于电源线之间。
可以通过参照图示了与图2A的动态逻辑电^各相对应的示例性 时序图的图2D并且结合图2B的逻辑树实施例230来进一步理解 LSDL器件200在评估阶段7V/期间的操作。以这一方式，出于说明 的目的，图2D中的时序图是针对图1A中所示三输入OR门100的 图1B中时序图的对等图。如图所示，输入a在^与^之间为"高"或 者"真"。在时钟信号224的评估阶段iV/中，下拉动态节点210 (间 隔T,)。在这些间隔中，通过由晶体管206和208形成的反相器的 动作来保持输出218a为高，该反相器如前所述由于NFET 220的动 作而处于激活状态。在中间间隔r2中，经由时钟信号224和PFET 212 的预充电阶段7V2的动作来上拉动态节点210。在这些间隔中，反相 器由于NFET 220关断而处于非激活状态。同样注意到，反相器226 的输出可以提供互补输出N 218b。通过反相器226和PFET 228的动 作保持输出281a为高(由此，就图2B和图2C中的三输入逻辑树而 言，对应逻辑器件分别代表三输入OR门和三输入AND门)。
回到图2A,如果逻辑树评估为"高"，也就是说，逻辑树204 所代表的输入202a…202d的布尔组合评估为高，由此动态节点210 维持它的预充电，则经由NFET206和NFET220对输出218ai文电。 在时钟信号224的后续预充电阶段A^中，经由反相器226和NFET 222的动作对输出218a进行锁存。由此，再次参照图2D,与逻辑器 件200和逻辑树230的三输入OR实施例(图2B )相对应，输入a
在^下降，而在时钟信号224的后继评估阶段中，通过预充电将动 态节点210保持为高。反相器对NFET206和208由于NFET220的 动作而在时钟信号224的评估阶段M中是激活的。因此，输出218a 下降(/;)。在时钟信号224的后继预充电阶段A^中，输出218a被 如前所述锁存于"低"状态。
以这一方式，图2A中的LSDL器件200可以提供与输出218a 有关的并且类似地与互补输出N218b有关的静态切换因子。也注意 到如图2D的示例性时序图中所示，时钟信号的占空因数可以具有小 于百分之五十(50%)的值。在这样的实施例中，时钟信号的评估 阶段可以在持续时间上短于预充电阶段AA2。具有小于百分之五十 (50% )的占空因数的时钟信号可以称为脉沖(或者脉沖式)时钟 信号。评估阶段的宽度可以足够短以至于来自动态节点的泄漏可能 无关紧要。也就是说，泄漏不影响节点的评估。
在这样的时钟信号实施例中，可以减小预充电器件(图2A的 实施例中的PFET 212 )的大小。本领域技术人员将认识到对称时钟 信号具有百分之五十(50)的占空比；在时钟信号的占空比小于百 分之五十(50%)的实施例中，预充电器件的大小可以随之减小。 特别地，本发明的实施例可以利用大约百分之三十(30%)的时钟 信号占空比来实施。此外，尽管已经从"正"逻辑的观点描述了逻辑 器件200，但是也可以在"负"逻辑的背景下实施可选实施例。
图3是在电平敏感扫描设计(LSSD)中使用的锁存器配置的现 有技术框图。LSSD是使用分立系统时钟Clk—1 305和C1L2 308以 及非重叠扫描时钟Clk—A 303和Clk—B 306的一类扫描设计。图3 的扫描锁存器配置使得锁存器301和锁存器310可以用于普通模式 下的系统锁存器以及扫描模式下的主/从扫描锁存器。输出309是系 统输出，而根据视扫描时钟的状态，输出311是扫描输出或者系统 输出。示例性操作将在扫描时钟Clk_A 303和Clk_B 306保持于逻辑 零状态时强制普通才莫式而在扫描时钟Clk一A 303和Clk_B 306在扫描 模式期间脉动到逻辑"1"时造成扫描数据(S_in 302 )被锁存。当
在普通模式下时，Data—1 304随着Clk_l 305而锁存到Out—1 309而 Data—2 307随着Clk—2 308而锁存到Out—2 311。
图4A是根据本发明实施例的可扫描锁存器电路400的框图。 可扫描锁存器电路400包括扫描保持锁存器401、动态逻辑门401、 扫描下拉树405和NAND静态锁存器电路404。由扫描时钟S—elk 411 和系统时钟Clk_l 412来控制可扫描锁存器电路400的操作。对于普 通操作，将S一clk411保持为逻辑"1"状态而Clk—1 412的逻辑状态 交替改变。在扫描操作期间，将Clk一l 412保持为逻辑"1"状态而 S一clk411的逻辑状态交替改变。扫描数据耦合到扫描保持锁存器401 的S—in 410。已锁存的扫描数据从扫描输出S—out414耦合到扫描下 拉树405的输入。当S—clk 411是逻辑"1"时将扫描下拉树405门 控为OFF,因此扫描下拉树405在普通操作期间对动态节点D—node 407没有影响。当S—clk411和Clk—1 412为逻辑"1"时将D—node47 预充电为逻辑"1"。在普通模式下，8_0^411保持逻辑"1"而当 Clk一l 412转变到逻辑零时评估逻辑输入413的布尔组合。由保持器 406来保持D—node 407的预充电状态以提高抗噪性。当Clk_l 412 转变到逻辑零时，由静态锁存器404锁存D_node 407的逻辑状态。 反相器緩冲器408和409为逻辑路径和扫描路径提供分离的驱动器。
在扫描模式下，Clk—1 412的静态逻辑"1"状态将动态逻辑门 402门控为OFF,阻止它评估D_node 407。在预充电阶l史期间，扫 描保持锁存器401锁存被耦合到S一out414和扫描下拉树405的S_in 410的逻辑状态。当S—clk411转变到逻辑零时，D—node407评估为 S—out414的逻辑状态。当S—clk411转变到逻辑"1"时，静态锁存 器404锁存扫描数据。以这一方式，单个静态锁存器404可以用作 系统锁存器或者扫描锁存器，同时具有对动态逻辑门中逻辑信号的 布尔组合做出响应的输入，由此提高性能。
图4B是根据本发明另一实施例的可扫描锁存器电路460的框 图。在这一实施例中，NAND静态锁存器454包括如下电路，该电 路从分别响应于逻辑输入—1 413和逻辑输入一2 452的动态逻辑门
402和451接受多个动态节点D—node 407和D—node 453。动态节点 D_node 407或者D—node 453可以耦合到扫描下拉树405。以这一方 式，在维持服务于系统逻辑功能和测试扫描功能的单个输出锁存器 的特征的同时，更复杂的逻辑功能是可能的。
可扫描锁存器电路460的操作类似于锁存器电路400并且由扫 描时钟S一clk411和系统时钟ClkJ 412来控制。对于普通操作，将 S一clk411保持为逻辑"1"状态而Clk—1 412的逻辑状态交替改变。 在扫描操作期间，将Clk—412保持为逻辑"1"状态而8_0^411的 逻辑状态交替改变。扫描数据耦合到扫描保持锁存器401的S—in 410。已锁存的扫描数据从扫描输出S一out414耦合到扫描下拉树405 的输入。当S_clk411是逻辑"1"时将扫描下拉树405门控为OFF, 因此扫描下拉树405对动态节点D一node407没有影响。当S—clk411 和Clk—1 412均为逻辑"1"时将D—node 407预充电为逻辑"1"。 在普通模式下，S—clk411保持逻辑"1"，而当Clk—1 412转变到逻 辑零时分别在D_node 407和D—node 453处评估逻辑输入413和452 的布尔组合。分别由保持器406和456保持D一node 407和D一node 453 的预充电状态以提高抗噪性。当Clk_l 412转变到逻辑零时，由静态 锁存器454来锁存D—node 407和D—node 453的逻辑状态的AND。 反相器緩冲器408和409为逻辑路径和扫描路径提供分离的驱动器。
在扫描模式下，Clk一l 412的静态逻辑"1"状态将动态逻辑门 402和451门控为OFF，阻止它们评估D—node 407和D—node 453。 在预充电阶段期间，扫描保持锁存器401锁存被耦合到S—out 414和 扫描下拉树405的S—in410的逻辑状态。当S—clk411转变到逻辑零 时，D—node 407评估为逻辑状态S—out 414。当S—clk 411转变到逻 辑"1"时，静态锁存器404锁存扫描数据。动态逻辑门451的输出 保持于它的预充电逻辑"1"状态下而并不影响静态锁存器电路454 的操作。以这一方式，单个静态锁存器454可以用作维持动态逻辑 的速度的复杂系统锁存器或者扫描锁存器。
图4C是根据本发明另一实施例的可扫描锁存器电路400的电
路细节框图。扫描保持锁存器401的细节在后续图中呈现。当S—clk 411转变到逻辑零时将S—in410锁存到扫描保持锁存器401的S—out 414。动态逻辑门402包括串联耦合的PFET422和423,当S—Clk411 和Clk412均为逻辑"1"时这些PFET对D—node 407进行预充电， 而当Clk 412为逻辑"1"时由NFET 425将逻辑树424从正在进行 评估的D—node 407解除耦合。扫描下拉树405包括NFET 426和427 的串联连接。当S_clk转变到逻辑零时在D_node 407处评估S_out 414的逻辑状态。保持器406包括PFET 433和反相器432。由保持 器406锁存D_node 407的逻辑"1"预充电状态以提高抗噪性。NAND 锁存器404包括两个NAND逻辑门；NAND门431具有两个输入而 NAND门430具有三个输入。在预充电阶段期间，S—clk 411和Clk 412 均为逻辑"1",该逻辑"1"激活NAND门430并且锁存D—node 407 的所评估状态。
在评估期间，S—clk411或者Clk412转变到逻辑零，而NAND 门430的输出转变到逻辑"1",该逻辑"1"激活NAND门431, 该NAND门的输出是对输入的逻辑NAND组合的响应。如果NAND 43的输出评估为逻辑"1"，则在预充电阶段之前NAND 430的三 个输入中的两个输入为逻辑"1"。当交替的时钟信号(S—clk 411 或者Clk412)转变到逻辑"1"时，NAND 430的输出将转变到逻辑 零，该逻辑零锁存NAND 431的输出处的逻辑"1"。
如果NAND 431的输出评估为逻辑零，则D—node 407保持于 它的预充电逻辑"1"状态。当交替的时钟信号(S—clk411或者Clk 412)转变到逻辑"1"时，NAND 430的输出保持逻辑"1",这是 因为NAND门430的输出状态保持逻辑"1"。
图5是根据本发明另一实施例的NAND锁存器454的电路图。 包括PFET 501-502和NFET 503-506的前端电路被配置为相对于输 出508而言的NOR电路509。在预充电阶段期间，Clk 412和S—clk 411 为接通NFET 503和505的逻辑"1"。如果输出508为逻辑零，则 NAND 507的输出是接通NFET 506的逻辑"1",因此输出508保
持逻辑零。如果输出508为逻辑"1"，则NAND 507的输出转变到 关断NFET 506的逻辑零，因此输出508保持逻辑"1"。当Clk412 或者S—clk411在评估阶段期间转变到零时，NAND 507的输出将转 变到逻辑"1"。如果D_node 407和D—node 455评估为逻辑零，则 输出508将转变到逻辑"1"或者保持于逻辑"1"。如果D—node407 和D—node 455评估为逻辑"1"，则输出508将转变到逻辑零或者 保持于逻辑零。扫描下拉逻辑树可以耦合到D—node 407或者D—node 455。
图6是根据本发明另一实施例的扫描保持锁存器的具体电路 图。PFET 606和607以及NFET 608和609被配置为第 一 门控反相 器，其中S—in410处的逻辑状态在S一clk为逻辑"1"时反相为输出 612而在S—clk为逻辑零时与输出612隔离。PFET 601和602以及 NFET 603和604被类似地配置为第二门控反相器，其中S—out 414 处的逻辑状态在S一clk为逻辑零时反相回到输出612而在8_」1^为逻 辑"i"时与输出612隔离。因此，在预充电阶段期间，当S_clk411 为逻辑"1"时，S—in410的逻辑状态耦合到S—out414。在评估阶段 期间，将第一门控反相器门控为OFF而将第二门控反相器门控为 ON。第二门控反相器和反相器605形成锁存器并且保持S一out 414 的逻辑状态。确立S—out 414的逻辑状态以在扫描模式期间评估动态 节点。
图7是可以包含于中央处理单元(CPU) 700中的所选操作块 的高级功能框图。在所示实施例中，CPU 700包括内部指令高速緩 存(I-高速緩存)740和数据高速緩存(D-高速緩存)742，这些高 速緩存对于存储器(图7中未示出)而言是可以通过总线712、总线 接口单元744、存储器子系统738、加载/存储单元746和对应存4渚器 管理单元(数据MMU 750和指令MMU 752 )来访问的。在所示架 构中，CPU 700响应于通过指令分派单元748从1-高速緩存740接收 的指令而对数据进行运算。分派单元748可以包含于指令单元754 中，该指令单元也可以包括获取单元756和控制指令分支的分支处
理单元758。指令队列760可以与获取单元756和分派单元748进行 接口连接。响应于所分派的指令，能够由定点单元(FXU) 760、 FXU 762或者浮点执行单元(FPU) 764对加载/存储单元746从D-高速 緩存742接收的数据进行运算。此外，CPU 700提供经由向量执行 单元(VXU) 766对多个数据项的并行处理。VXU 766包括对向量 操作数执行置换运算的向量置换单元768以及执行向量算术运算的 向量算术逻辑单元(VALU) 770,这些运算可以包括对向量操作数 的定点运算和浮点运算。CPU 700可以具有根据本发明实施例来配 置的可扫描锁存器以提高整体处理器性能。
在图8中描绘了用于实施本发明的代表性硬件环境800，该图 图示了根据本发明的具有CPU 700的数据处理系统的典型硬件配 置，该配置包括根据本发明原理的可扫描锁存器以及经由系统总线 812互连的多个其它单元。图8中所示数据处理系统包括随机存取存 储器(RAM) 814、只读存储器(ROM) 816、用于将外围设备如磁 盘单元820连接到总线812的输入/输出(1/0)适配器818、用于将 键盘824、鼠标826和/或其它用户接口设备如触摸屏设备(未示出) 连接到总线812的用户接口适配器822、用于将系统连接到数据处理 网络的通信适配器834以及用于将总线812连接到显示器设备838 的显示器适配器836。注意到CPU 800可以驻留于单个集成电^各上。
虽然已经具体地描述了本发明及其优点，但是应当理解，在不 脱离如所附权利要求限定的本发明的精神和范围的情况下，能够在 此做出各种变化、替换和更改。
权利要求
1.一种可扫描锁存器电路，包括第一动态逻辑门，具有耦合到数据时钟信号的第一时钟输入、耦合到扫描时钟信号的第二时钟输入以及耦合到第一动态节点的输出，其中当所述数据时钟信号和所述扫描时钟信号均具有第一逻辑状态时所述第一动态节点被预充电为所述第一逻辑状态，以及当所述数据时钟信号具有第二逻辑状态而所述扫描时钟信号具有所述第一逻辑状态时所述第一动态节点被逻辑树评估为多个第一逻辑信号的第一布尔组合；扫描锁存器电路，具有耦合到扫描输入信号的输入以及具有扫描输出，其中当所述扫描时钟信号具有所述第一逻辑状态时所述扫描输入信号的逻辑状态被耦合到所述扫描输出，而当所述扫描时钟具有所述第二逻辑状态时所述扫描输出的逻辑状态被锁存；扫描下拉树，具有耦合到所述扫描输出的第一输入、耦合到所述扫描时钟的第二输入以及耦合到所述第一动态节点的输出节点，其中所述扫描下拉树在所述扫描时钟具有所述第二逻辑状态时响应于所述扫描输出的逻辑状态而将所述第一动态节点评估为逻辑状态；以及静态锁存器，具有耦合到所述第一动态节点的第一输入、耦合到所述扫描时钟信号的第二输入、耦合到所述数据时钟信号的第三输入、耦合到扫描路径和数据路径的锁存器输出，其中当所述扫描时钟或者所述数据时钟转变到所述第二逻辑状态时响应于所述第一动态节点的逻辑状态而将逻辑状态设置成所述锁存器输出，而当所述扫描时钟和所述数据时钟均具有所述第一逻辑状态时保持所述锁存器输出的逻辑状态。
2. 根据权利要求1所述的可扫描锁存器电路，还包括第二动态逻辑门，具有耦合到所述数据时钟信号的第 一 时钟输 入、耦合到所述扫描时钟信号的第二时钟输入以及耦合到第二动态 节点的输出，其中当所述数据时钟信号和所述扫描时钟信号均具有 所述第一逻辑状态时所述第二动态节点被预充电为所述第一逻辑状 态，以及当所述数据时钟信号具有所述第二逻辑状态而所述扫描时 钟信号具有所述第一逻辑状态时所述第二动态节点被逻辑树评估为 多个第二逻辑信号的第二布尔组合。
3. 根据权利要求2所述的可扫描锁存器电路，其中所述静态锁存器具有耦合到所述第二动态节点的第四输入，以及当所述扫描时钟或者所述数据时钟转变到所述第二逻辑状态时响应于所述第一动 态节点和所述第二动态节点的评估逻辑状态的第三布尔组合而将逻辑状态设置成所述锁存器输出，而当所述扫描时钟和所述数据时钟 均具有所述第 一 逻辑状态时保持所述锁存器输出的逻辑状态。
4. 根据权利要求3所述的可扫描锁存器电路，其中所述锁存器 输出耦合到具有第 一緩沖器电路的所述扫描路径，以及所述锁存器 输出耦合到具有隔离所述扫描路径和所述数据路径的第二緩沖器电 路的所述数据路径。
5. 根据权利要求1所述的可扫描锁存器电路，还包括具有耦合 到所述第 一动态节点的输入和输出的保持器电路，其中所述保持器 电路的输出是再生性的并且在所述第 一 动态节点的所述预充电阶段 期间保持所述第一动态节点的所述第一逻辑状态，并且所述保持器 电路的所述输出在所述第 一动态节点的所述评估阶段期间被从所述第一动态节点解除耦合。
6. 根据权利要求2所述的可扫描锁存器电路，还包括具有耦合 到所述第二动态节点的输入和输出的保持器电路，其中所述保持器 电路的输出是再生性的并且在所述第二动态节点的所述预充电阶段 期间保持所述第二动态节点的所述第一逻辑状态，并且所述保持器 电路的所述输出在所述第二动态节点的所述评估阶段期间从所述第 二动态节点解除耦合。
7. 根据权利要求1所述的可扫描锁存器电路，其中所述静态锁 存器包括 第 一 静态逻辑门，具有耦合到所述扫描时钟信号的所述静态锁 存器的所述第二输入、耦合到所述数据时钟信号的所述静态锁存器 的所述第三输入和耦合到所述静态锁存器的所述锁存器输出的第一 逻辑输入以及具有逻辑输出；以及第二静态逻辑门，具有耦合到所述第 一动态节点的所述静态锁 存器的所述第 一输入、耦合到所述第 一静态逻辑门的所述逻辑输出 的第二逻辑输入以及作为所述静态锁存器的所述锁存器输出而耦合的逻辑输出。
8. 根据权利要求3所述的可扫描锁存器电路，其中所述静态锁存器包括第 一静态逻辑门，具有耦合到所述扫描时钟信号的所述静态锁 存器的所述第二输入、耦合到所述数据时钟信号的所述静态锁存器 的所述第三输入和耦合到所述静态锁存器的所述锁存器输出的第一 逻辑输入以及具有逻辑输出；以及第二静态逻辑门，具有耦合到所述第 一动态节点的所述静态锁 存器的所述第 一输入、耦合到所述第二动态节点的所述第四输入、 耦合到所述第 一静态逻辑门的所述逻辑输出的第二逻辑输入以及作 为所述静态锁存器的所述锁存器输出而耦合的逻辑输出。
9. 根据权利要求7所述的可扫描锁存器电路，其中所述第一静 态逻辑门和第二静态逻辑门具有NAND功能。
10. 根据权利要求8所述的可扫描锁存器电路，其中所述第一 静态逻辑门具有NAND功能而所述第二逻辑门具有NOR功能。
11. 一种中央处理单元(CPU),包括 用于处理数字数据的数字处理电路；以及用于存储数据和程序指令的存储器，其中所述数字处理电路具 有至少一个可扫描锁存器电路，所述可扫描锁存器电路具有第 一 动态逻辑门，具有耦合到数据时钟信号的第 一 时钟输 入、耦合到扫描时钟信号的第二时钟输入以及耦合到第 一动态 节点的输出，其中当所述数据时钟信号和所述扫描时钟信号均 具有第 一逻辑状态时所述第 一动态节点被预充电为所述第 一逻 辑状态，以及当所述数据时钟信号具有第二逻辑状态而所述扫 描时钟信号具有所述第一逻辑状态时所述第一动态节点被逻辑树评估为多个第 一逻辑信号的第 一布尔组合；扫描锁存器电路，具有耦合到扫描输入信号的输入以及具有 扫描输出，其中当所述扫描时钟信号具有所述第 一 逻辑状态时 所述扫描输入信号的逻辑状态被耦合到所述扫描输出，而当所 述扫描时钟具有所述第二逻辑状态时所述扫描输出的逻辑状态 被锁存；扫描下拉树，具有耦合到所述扫描输出的第一输入、耦合到 所述扫描时钟的第二输入以及耦合到所述第 一动态节点的输出 节点，其中所述扫描下拉树在所述扫描时钟具有所述第二逻辑 状态时响应于所述扫描输出的逻辑状态而将所述第 一 动态节,泉 评估为逻辑状态；以及静态锁存器，具有耦合到所述第一动态节点的第一输入、耦 合到所述扫描时钟信号的第二输入、耦合到所述数据时钟信号 的第三输入、耦合到扫描路径和数据路径的锁存器输出，其中 当所述扫描时钟或者所述数据时钟转变到所述第二逻辑状态时 响应于所述第 一 动态节点的逻辑状态而将逻辑状态设置成所述 锁存器输出，而当所述扫描时钟和所述数据时钟均具有所述第 一逻辑状态时保持所述锁存器输出的逻辑状态。
12.根据权利要求11所述的CPU，还包括 第二动态逻辑门，具有耦合到所述数据时钟信号的第 一 时钟输 入、耦合到所述扫描时钟信号的第二时钟输入以及耦合到第二动态 节点的输出，其中当所述数据时钟信号和所述扫描时钟信号均具有 所述第一逻辑状态时所述第二动态节点被预充电为所述第一逻辑状 态，以及当所述数据时钟信号具有所述第二逻辑状态而所述扫描时 钟信号具有所述第 一 逻辑状态时所述第二动态节点被逻辑树评估为 多个第二逻辑信号的第二布尔组合。
13. 根据权利要求12所述的CPU,其中所述静态锁存器具有耦 合到所述第二动态节点的第四输入，以及当所述扫描时钟或者所述 数据时钟转变到所述第二逻辑状态时响应于所述第一动态节点和所 述第二动态节点的所评估逻辑状态的第三布尔组合而将逻辑状态设 置成所述锁存器输出，而当所述扫描时钟和所述数据时钟均具有所 述第 一逻辑状态时保持所述锁存器输出的逻辑状态。
14. 根据权利要求13所述的CPU，其中所述锁存器输出耦合到 具有第 一緩冲器电路的所述扫描路径，以及所述锁存器输出耦合到 具有隔离所述扫描路径和所述数据路径的第二緩沖器电路的所述数 据路径。
15. 根据权利要求11所述的CPU,还包括具有耦合到所述第一 动态节点的输入和输出的保持器电路，其中所述保持器电路的输出 是再生性的并且在所述第 一 动态节点的所述预充电阶段期间保持所 述第一动态节点的所述第一逻辑状态，而所述保持器电路的所述输 出在所述第 一动态节点的所述评估阶段期间从所述第 一动态节点解 除耦合。
16. 根据权利要求12所述的CPU，还包括具有耦合到所述第二 动态节点的输入和输出的保持器电路，其中所述保持器电路的输出 是再生性的并且在所述第二动态节点的所述预充电阶段期间保持所 述第二动态节点的所述第一逻辑状态，而所述保持器电路的所述输 出在所述第二动态节点的所述评估阶段期间从所述第二动态节点解 除耦合。
17. 根据权利要求11所述的CPU,其中所述静态锁存器包括 第 一 静态逻辑门，具有耦合到所述扫描时钟信号的所述静态锁存器的所述第二输入、耦合到所述数据时钟信号的所述静态锁存器 的所述第三输入和耦合到所述静态锁存器的所述锁存器输出的第一 逻辑输入以及具有逻辑输出；以及第二静态逻辑门，具有耦合到所述第一动态节点的所述静态锁 存器的所述第 一输入、耦合到所述第 一静态逻辑门的所述逻辑输出 的第二逻辑输入以及作为所述静态锁存器的所述锁存器输出而耦合 的逻辑输出。
18. 根据权利要求13所述的CPU,其中所述静态锁存器包括 第 一 静态逻辑门，具有耦合到所述扫描时钟信号的所述静态锁存器的所述第二输入、耦合到所述数据时钟信号的所述静态锁存器 的所述第三输入和耦合到所述静态锁存器的所述锁存器输出的第一 逻辑输入以及具有逻辑输出；以及第二静态逻辑门，具有耦合到所述第 一动态节点的所述静态锁 存器的所述第 一输入、耦合到所述第二动态节点的所述第四输入、 耦合到所述第 一静态逻辑门的所述逻辑输出的第二逻辑输入以及作 为所述静态锁存器的所述锁存器输出而耦合的逻辑输出。
19. 根据权利要求17所述的CPU，其中所述第一静态逻辑门和 第二静态逻辑门具有NAND功能。
20. 根据权利要求18所述的CPU,其中所述第一静态逻辑门具 有NAND功能而所述第二逻辑门具有NOR功能。
全文摘要
一种可扫描锁存器，包括具有至少一个动态逻辑门的逻辑前端，该动态逻辑门具有执行普通布尔逻辑运算的逻辑树。动态逻辑门与扫描下拉逻辑树相组合，该扫描下拉逻辑树耦合到扫描保持锁存器输出以及动态逻辑门的动态节点。扫描时钟和普通时钟确定逻辑电路是在普通逻辑模式下还是在扫描测试模式下。静态输出锁存器具有响应于动态节点逻辑状态的至少一个输入。响应于扫描时钟或者普通时钟的逻辑状态而由动态逻辑门的逻辑树或者扫描电路的扫描下拉逻辑树来设置动态节点的所评估状态。
文档编号H03K19/096GK101174831SQ20071016171
公开日2008年5月7日 申请日期2007年9月24日 优先权日2006年10月31日
发明者D·F·温德尔, H·C·恩戈, J·B·库安格, J·D·沃诺克 申请人:国际商业机器公司