点，将锁存电路初始化。图2图示了在初始化信号RSTB使能时，初始化单元220通过将电源电压VDD施加至偶数储存节点SN2和SN4，将锁存电路内储存的数据初始化。然而，初始化单元220可以用各种方式将锁存电路初始化。例如，初始化单元220可以通过将接地电压VSS施加至偶数储存节点SN2和SN4、或者施加至奇数储存节点SN1和SN3，将锁存电路内储存的值初始化，或者它可以通过将电源电压VDD施加至奇数储存节点SN1和SN3，将锁存电路内储存的值初始化。
[0033]当选择信号SEL使能时，数据输入控制单元230可以将数据输入线DIN的数据传送至储存节点SN1至SN4。数据输入控制单元230可以将数据输入线DIN的数据传输至奇数节点SN1和SN3，以及将数据输入线DIN的数据反相并传送至偶数节点SN2和SN4。这是因为奇数储存节点SN1和SN3具有与偶数储存节点SN2至SN4相反的极性。本文示例性地示出了当选择信号SEL使能时，数据输入控制单元230将数据输入线DIN的数据传送至储存节点SN1至SN4，这可以改变。作为另一个示例，数据输入控制单元230可以将数据输入线DIN的数据传送至储存节点SN1至SN4之中的两个或更多个节点，优选是两个或更多个偶数节点或两个或更多个奇数节点。
[0034]储存节点SN1至SN4之中的储存节点SN1的数据可以提供给锁存电路的输出端DOUTo尽管示例性地描述了储存节点SN1的数据提供给锁存电路的输出端D0UT的实施例，但是显然的是储存节点SN1至SN4之中的任何节点的数据都可以提供给锁存电路的输出端DOUTo
[0035]图2中图示的锁存电路可抵抗宇宙射线引起的软错误。只有当储存节点SN1至SN4之中的两个或更多个节点由于宇宙射线而同时改变时，锁存电路内储存的数据会被宇宙射线所引起的错误毁坏。例如，尽管当数据集“1，0，1，0”储存在储存节点SN1至SN4中时，第一储存节点SN1的数据由于宇宙射线的原因从1改变成0，但是第一储存节点SN1的数据由于PM0S晶体管P1的原因可以从0改变成1。换言之，除非锁存电路内两个或更多个储存节点的数据同时改变，否则不会发生软错误。由于宇宙射线的原因在两个或更多个储存节点中数据同时改变的可能性极低。
[0036]尽管在图2中示例性地描述了这样的实施例:锁存电路包括四对晶体管211至214以及四个储存节点SN1至SN4，但是锁存电路可以包括N对晶体管以及N个储存节点，其中N为大于4的偶数。例如，锁存电路可以包括6对晶体管和6个储存节点。作为参考，电源电压VDD可以包括对应于高电平的电压，而接地电压VSS可以包括对应于低电平的电压。
[0037]图3为示例性地图示图2的锁存电路内晶体管P1至P4以及N1至N4的布局。
[0038]参考图3，在第一阱区WELL1内可以形成晶体管N3和N4，在第二阱区WELL2内可以形成晶体管P1和P4，在第三阱区WELL3内可以形成晶体管N1和N2以及在第四阱区WELL4内可以形成晶体管P2和P4。第一阱区WELL1和第三阱区WELL3可以对应于掺杂P型半导体的P阱区，并且第二阱区WELL2和第四阱区WELL4可以对应于掺杂N型半导体的N阱区。在相同阱区内形成的各对晶体管N1和N2、N3和N4、P1和P4以及P2和P3，可以分别共享源极 NS1、NS2、PS1 和 PS2。
[0039]晶体管P1的漏极H)1、晶体管N1的漏极ND1、晶体管P2的栅极PG2以及晶体管N4的栅极NG4可以彼此耦接。晶体管P2的漏极TO2、晶体管N2的漏极ND2、晶体管P3的栅极PG3以及晶体管N1的栅极NG1可以彼此耦接。晶体管P3的漏极TO3、晶体管N3的漏极ND3、晶体管P4的栅极PG4以及晶体管N2的栅极NG2可以彼此耦接。晶体管P4的漏极TO4、晶体管N4的漏极ND4、晶体管P1的栅极PG1以及晶体管N3的栅极NG3可以彼此耦接。
[0040]图4为示例性地图示图2的锁存电路内晶体管P1至P4以及N1至N4的布局。
[0041]参考图4，可以在第一有源区ACT1内形成PM0S晶体管P1至P4，并且可以在第二有源区ACT2内形成NM0S晶体管N1至N4。第一有源区ACT1和第二有源区ACT2可以彼此分隔开。第一有源区ACT1可以是掺杂P型半导体的P块体，而第二有源区ACT2可以是掺杂N型半导体的N块体。N块体与P块体可以分别通过块体电压线401和402，接收电源电压VDD或接地电压VSS。
[0042]PM0S晶体管P1至P4可以沿着顺时针方向和逆时针方向中的一个顺序布置在第一有源区ACT1内，而NM0S晶体管N1至N4可以沿着顺时针方向和逆时针方向中的一个顺序布置在第二有源区ACT2内。图4图示了 PM0S晶体管P1至P4沿着逆时针方向布置在第一有源区ACT1内，而NM0S晶体管N1至N4沿着顺时针方向布置在第二有源区ACT2内。
[0043]此外，PM0S晶体管P1至P4可以在第一有源区ACT1内顺序布置并且可以具有多边形形状，以及NM0S晶体管N1至N4可以在第二有源区ACT2内沿着顺时针和逆时针方向中的一个顺序布置并且可以具有多边形形状。图4图示了 PM0S晶体管P1至P4以及NM0S晶体管N1至N4以矩形形状布置。特别是，晶体管P1至P4可以在矩形403的角落沿着顺时针和逆时针方向中的一个顺序布置，而晶体管N1至N4可以在矩形404的角落顺序布置。
[0044]在第一有源区ACT1内，基于这样的布置，在PM0S晶体管P1至P4之中，耦接至彼此具有不同极性的储存节点的PM0S晶体管P1和P2、P1和P4、P2和P3或P3和P4可以彼此相邻布置，而耦接至具有相同极性的储存节点的PM0S晶体管P1和P3或P2和P4可以布置在对角方向上。此外，在第二有源区ACT2内，在NM0S晶体管N1至N4之中，耦接至彼此具有不同极性的储存节点的NM0S晶体管N1和N2、N1和N4、N2和N3或N3和N4可以彼此相邻布置，而耦接至具有相同极性的储存节点的NM0S晶体管N1和N3或N2和N4可以布置在对角方向上。
[0045]布置在第一有源区ACT 1内的PMOS晶体管P1至P4，可以共享施加电源电压VDD的单个节点。在第一有源区ACT1内，电源电压VDD可以通过电源电压线405，施加至由PM0S晶体管P1至P4共享的部分PS。布置在第二有源区ACT2内的NMOS晶体管N1至N4，可以共享施加接地电压VSS的单个节点。在第二有源区ACT2内，接地电压VSS可以通过接地电压线406，施加至由NMOS晶体管N1至N4共享的部分NS。
[0046]PM0S晶体管P1至P4可以分别具有栅极PG1至PG4，其中的每个将第一有源区ACT1分成两个不同区域，并且NM0S晶体管N1至N4可以分别具有栅极NG1至NG4，其中的每一个将第二有源区ACT2分成两个不同区域。由相应晶体管的栅极PG1至PG4以及NG1至NG4分成的有源区，可以变成对应晶体管的漏极PD1至PD4和ND1至ND4以及源极PS和NS。
[0047]晶体管P1的漏极H)1、晶体管N1的漏极ND1、晶体管P2的栅极PG2以及晶体管N4的栅极NG4可以彼此耦接。晶体管P2的漏极TO2、晶体管N2的漏极ND2、晶体管P3的栅极PG3以及晶体管N1的栅极NG1可以彼此耦接。晶体管P3的漏极TO3、晶体管N3的漏极ND3、晶体管P4的栅极PG4以及晶体管N2的栅极NG2可以彼此耦接。晶体管P4的漏极TO4、晶体管N4的漏极ND4、晶体管P1的栅极PG1以及晶体管N3的栅极NG3可以彼此耦接。
[0048]图4图示了栅极PG1至PG4或NG1至NG4具有环形形状或矩形环形状。然而，栅极PG1至PG4和NG1至NG4中的每个可以具有将对应有源区分成两个不同区域的形状或布置。下面将参考图5描述栅极PG1至PG4以及NG1至NG4的各种实施例。
[0049]图5A至图?为示例性地图示图4的晶体管P1至P4以及N1至N4的栅极的各种示例的布局。
[0050]在图5A至图?内，有源区ACT可以对应于第一有源区ACT1和第二有源区ACT2中的一个，并且第一栅极G1至第四栅极G4可以对应于PM0S晶体管P1至P4的栅极PG1至PG4以及NM0S晶体管N1至N4的栅极NG1至NG4。
[0051]如上面参考图4所述的，栅极G1至G4中的每个可以具有将有源区ACT分成两个不同区域的形状。从图4中栅极G1至G4中的每个的顶部可以看出，有源区ACT被分成了彼此不相连的两个不同区域。
[0052]第一示例A图示了栅极G1至G4中的每个都具有环形形状。在第一示例A内，有源区ACT可以基于栅极G1至G4中的每个，被分成栅极的内部区域以及栅极的外部区域。例如基于第一栅极G1，有源区ACT可以被分成内部区域All和外部区域A12。
[0053]第二示例B图示了栅极G1至G4中的每个都具有U形状。在第二示例B内，有源区ACT可以基于栅极G1至G4中的每个，被分成两个区域。例如基于第一栅极G1，有源区ACT可以分成第一区域A21和第二区域A22。
[0054]第三示例C图示了栅极G1至G4中的每个都具有L形状。在第三示例C内，有源区ACT可以基于栅极G1至G4中的每个，被分成两个区域。例如基于第一栅极G1，有源区ACT可以被分成第一区域A31和第二区域A32。
[0055]第四示例D图示了栅极G1至G4中的每个都具有直线或杆形状。在第四示例D内，有源区ACT可以基于栅极G1至G4中的每个，被分成两个区域。例如基于第一栅极G1，有源区ACT可以被分成第一区域A41和第二区域A42。
[0056]由于第一晶体管P1至第四晶体管P4或N1至N4共享源极，并且其栅极具有上述形状，所以相较于图3的第一晶体管P1至第四晶体管P4或N1至N4，可以减少形成晶体管所需要的有源区的面积。
[0057]图6为示例性地图示图4的锁存电路自消效应的布局。图6图示了第一有源区ACT1以及第一 PMOS晶体管P1至第四PMOS晶体管P4。
[0058]参考图6，假设阿尔法粒子撞击第一有源区ACT1的矩形403内的一个点P。同时，阿尔法粒子撞击或宇宙射线入射所产生的电荷会从撞击点P沿所有方向(箭头方向)漫射。因而产生的电荷会在相同方向改变第一储存节点SN1至第四储存节点SN4的电荷量(例如，+电荷增加或-电荷降低)。当在相同方向上改变了第一储存节点SN1至第四储存节点SN4内储存的所有电荷量时，可以维持储存在具有不同极性的节点SN1与SN3或SN2与SN4内的电荷量之间的差异，节点之间的电位的差异。因而，锁存电路内储存的数据不会反相，而是维持相同。
[0059]例如:假设储存节点SN1至SN4的电压分别为1V、0V、IV和0V。同时，假设储存节点SN1至SN4的电压通过由阿尔法粒子撞击或宇宙射线入射产生的电荷而增加了 0.5V。在这种情况下中，储存节点SN1至SN4的电压分别变为1.5V、0.5V、1.5V和0.5V。虽然储存节点SN1至SN4的电位增加了，但是具有不同极性