]技术方案16.如技术方案11所述的锁存电路，
[0144]其中，所述第一 PM0S晶体管至第N PM0S晶体管中的每个具有将所述第一有源区分成两个区域的栅极，以及
[0145]其中，所述第一 NM0S晶体管至第N NM0S晶体管中的每个具有将所述第二有源区分成两个区域的栅极。
[0146]技术方案17.—种锁存电路，包括:
[0147]第一 PM0S晶体管至第四PM0S晶体管，其形成在第一有源区内并且布置在矩形的每个角落处；以及
[0148]第一 NM0S晶体管至第四NM0S晶体管，其形成在与所述第一有源区分隔开的第二有源区内，并且布置在矩形的每个角落处，
[0149]其中，所述第一 PM0S晶体管和第三PM0S晶体管以及所述第一 NM0S晶体管和第三NM0S晶体管分别布置在对角方向上，
[0150]其中，第K PM0S晶体管与第K NM0S晶体管彼此串联耦接，以及
[0151]其中，耦接至第K PM0S晶体管和第K NM0S晶体管的节点耦接至第K_1 NMOS晶体管的栅极以及第K+1 PM0S晶体管的栅极，其中1 < K < N。
[0152]技术方案18.如技术方案17所述的锁存电路，
[0153]其中，耦接至第一 PM0S晶体管和第一 NM0S晶体管的节点耦接至第四NM0S晶体管的栅极以及第二 PM0S晶体管的栅极，以及
[0154]其中，耦接至第四PM0S晶体管和第四NM0S晶体管的节点耦接至第三NM0S晶体管的栅极以及第一 PM0S晶体管的栅极。
[0155]技术方案19.如技术方案17所述的锁存电路，
[0156]其中，第一 PM0S晶体管至第四PM0S晶体管中的每个具有将所述第一有源区分成两个区域的栅极，以及
[0157]其中，第一 NM0S晶体管至第四NM0S晶体管中的每个具有将所述第二有源区分成两个区域的栅极。
[0158]技术方案20.—种半导体器件，包括:
[0159]非易失性存储单元；
[0160]数据总线，其适于传送从所述非易失性存储单元输出的数据；
[0161]选择信号发生单元，其适于产生多个选择信号；以及
[0162]多个锁存组，其响应于所述多个选择信号之中对应的选择信号来激活，适于储存传送至所述数据总线的数据，并且每个锁存组包括多个锁存电路，
[0163]其中，每个锁存电路包括:
[0164]第一储存节点至第N储存节点，其中N为等于或大于四的偶数；以及
[0165]第一对晶体管至第N对晶体管，其中的每个包括通过所述第一储存节点至所述第N储存节点中对应的节点彼此串联耦接的PM0S晶体管和NM0S晶体管，
[0166]其中，所述PM0S晶体管在所述PM0S晶体管的栅极耦接至储存节点中的包括在所述对晶体管的前一个内的存储节点，
[0167]其中，所述NM0S晶体管在所述NM0S晶体管的栅极耦接至储存节点中的包括在所述对晶体管的下一个内的储存节点，
[0168]其中，所述第一对晶体管至第N对晶体管的PM0S晶体管形成在第一有源区内，以及
[0169]其中，所述第一对晶体管至第N对晶体管的NM0S晶体管形成在与所述第一有源区分隔开的第二有源区内。
[0170]技术方案21.如技术方案20所述的半导体器件，
[0171]其中，所述第一对晶体管至第N对晶体管的PM0S晶体管沿着顺时针方向和逆时针方向中的一个顺序布置，以及
[0172]其中，所述第一对晶体管至第N对晶体管的NM0S晶体管沿着顺时针方向和逆时针方向中的一个顺序布置。
[0173]技术方案22.如技术方案20所述的半导体器件，
[0174]其中，所述第一对晶体管至第N对晶体管的PM0S晶体管采用耦接至具有不同极性的储存节点的PM0S晶体管定位成彼此相邻的方式来布置，以及
[0175]其中，所述第一对晶体管至第N对晶体管的NM0S晶体管采用耦接至具有不同极性的储存节点的NM0S晶体管定位成彼此相邻的方式来布置。
[0176]技术方案23.如技术方案20所述的半导体器件，
[0177]其中，所述PM0S晶体管具有将所述第一有源区分成两个区域的栅极，以及
[0178]其中，所述NM0S晶体管具有将所述第二有源区分成两个区域的栅极。
[0179]技术方案24.如技术方案20所述的半导体器件，其中，当时钟使能时所述选择信号发生单元改变所述多个选择信号之中的使能的选择信号。
[0180]技术方案25.如技术方案20所述的半导体器件，还包括存储体，所述存储体适于使用所述多个锁存组内储存的数据，用冗余单元来代替正常单元。
【主权项】
1.一种锁存电路，包括: 第一储存节点至第N储存节点，其中N为等于或大于四的偶数；以及第一对晶体管至第N对晶体管，其中的每个包括通过所述第一储存节点至所述第N储存节点之中对应的一个彼此串联耦接的PMOS晶体管和NMOS晶体管， 其中，所述PMOS晶体管在所述PMOS晶体管的栅极耦接至储存节点中的包括在所述对晶体管的前一个内的存储节点， 其中，所述NMOS晶体管在所述NMOS晶体管的栅极耦接至储存节点之中的包括在所述对晶体管的下一个内的储存节点， 其中，所述第一对晶体管至第N对晶体管的PMOS晶体管形成在第一有源区内，以及其中，所述第一对晶体管至第N对晶体管的NMOS晶体管形成在与所述第一有源区分隔开的第二有源区内。2.如权利要求1所述的锁存电路， 其中，所述第一对晶体管至第N对晶体管的PMOS晶体管沿着顺时针方向和逆时针方向中的一个顺序布置，以及 其中，所述第一对晶体管至第N对晶体管的NMOS晶体管沿着顺时针方向和逆时针方向中的一个顺序布置。3.如权利要求1所述的锁存电路， 其中，所述第一对晶体管至第N对晶体管的PMOS晶体管顺序布置成多边形形状，以及 其中，所述第一对晶体管至第N对晶体管的NMOS晶体管顺序布置成多边形形状。4.如权利要求1所述的锁存电路， 其中，所述第一对晶体管至第N对晶体管的PMOS晶体管采用耦接至具有不同极性的储存节点的PMOS晶体管定位成彼此相邻的方式来布置，以及 其中，所述第一对晶体管至第N对晶体管的NMOS晶体管采用耦接至具有不同极性的储存节点的NMOS晶体管定位成彼此相邻的方式来布置。5.如权利要求1所述的锁存电路， 其中，所述第一对晶体管至第四对晶体管的PMOS晶体管沿着顺时针方向和逆时针方向中的一个布置在矩形的每个角落处，以及 其中，所述第一对晶体管至第四对晶体管的NMOS晶体管沿着顺时针方向和逆时针方向中的一个布置在矩形的每个角落处。6.如权利要求1所述的锁存电路， 其中，所述第一对晶体管和第三对晶体管的PMOS晶体管布置在对角方向上，第二对晶体管和第四对晶体管的PMOS晶体管布置在对角方向上，并且所述第一对晶体管和第三对晶体管的PMOS晶体管以及第二对晶体管和第四对晶体管的PMOS晶体管布置成彼此相邻，以及 其中，所述第一对晶体管和所述第三对晶体管的NMOS晶体管布置在对角方向上，所述第二对晶体管和所述第四对晶体管的NMOS晶体管布置在对角方向上，并且所述第一对晶体管和所述第三对晶体管的NMOS晶体管以及所述第二对晶体管和所述第四对晶体管的NMOS晶体管布置成彼此相邻。7.如权利要求1所述的锁存电路，其中，所述PMOS和所述NMOS晶体管中的每个具有采用环形形状或U形形成的栅极。8.—种锁存电路，包括: 第一 PMOS晶体管至第N PMOS晶体管，其形成在第一有源区内并且沿着顺时针方向和逆时针方向中的一个顺序布置，其中N为等于或大于四的偶数；以及 第一 NMOS晶体管至第N NMOS晶体管，其形成在与所述第一有源区分隔开的第二有源区内，并且沿着顺时针方向和逆时针方向中的一个顺序布置， 其中，第K PMOS晶体管与第K NMOS晶体管彼此串联耦接，并且耦接至第KPMOS和第K NMOS晶体管的节点耦接至第K-1NM0S晶体管的栅极以及第K+1PM0S晶体管的栅极，其中K < No9.一种锁存电路，包括: 第一 PM0S晶体管至第四PM0S晶体管，其形成在第一有源区内并且布置在矩形的每个角落处；以及 第一 NM0S晶体管至第四NM0S晶体管，其形成在与所述第一有源区分隔开的第二有源区内，并且布置在矩形的每个角落处， 其中，所述第一 PM0S晶体管和第三PM0S晶体管以及所述第一 NM0S晶体管和第三NM0S晶体管分别布置在对角方向上， 其中，第K PM0S晶体管与第K NM0S晶体管彼此串联耦接，以及其中，耦接至第K PM0S晶体管和第K NM0S晶体管的节点耦接至第K-1NM0S晶体管的栅极以及第K+1PM0S晶体管的栅极，其中1彡K彡N。10.一种半导体器件，包括: 非易失性存储单元； 数据总线，其适于传送从所述非易失性存储单元输出的数据； 选择信号发生单元，其适于产生多个选择信号；以及 多个锁存组，其响应于所述多个选择信号之中对应的选择信号来激活，适于储存传送至所述数据总线的数据，并且每个锁存组包括多个锁存电路， 其中，每个锁存电路包括: 第一储存节点至第N储存节点，其中N为等于或大于四的偶数；以及第一对晶体管至第N对晶体管，其中的每个包括通过所述第一储存节点至所述第N储存节点中对应的节点彼此串联耦接的PM0S晶体管和NM0S晶体管， 其中，所述PM0S晶体管在所述PM0S晶体管的栅极耦接至储存节点中的包括在所述对晶体管的前一个内的存储节点， 其中，所述NM0S晶体管在所述NM0S晶体管的栅极耦接至储存节点中的包括在所述对晶体管的下一个内的储存节点， 其中，所述第一对晶体管至第N对晶体管的PM0S晶体管形成在第一有源区内，以及其中，所述第一对晶体管至第N对晶体管的NM0S晶体管形成在与所述第一有源区分隔开的第二有源区内。
【专利摘要】一种锁存电路包括：第一储存节点至第N储存节点，其中N为等于或大于四的偶数；以及第一对晶体管至第N对晶体管，其中的每个包括通过第一储存节点至第N储存节点中对应的一个彼此串联耦接的PMOS晶体管和NMOS晶体管。PMOS晶体管在该PMOS晶体管的栅极耦接至储存节点中的包括在所述对晶体管的前一个内的存储节点。所述NMOS晶体管在该NMOS晶体管的栅极耦接至储存节点中的包括在所述对晶体管的下一个内的储存节点。第一对晶体管至第N对晶体管的PMOS晶体管形成于第一有源区内。第一对晶体管至第N对晶体管的NMOS晶体管形成于与第一有源区分隔开的第二有源区内。
【IPC分类】G11C11/412, G11C29/44
【公开号】CN105280241
【申请号】CN201410753481
【发明人】池性洙
【申请人】爱思开海力士有限公司
【公开日】2016年1月27日
【申请日】2014年12月10日
【公告号】US9397640, US20160019938