半导体存储器件、具有其的存储系统及其操作方法
【专利说明】半导体存储器件、具有其的存储系统及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年6月12日提交的申请号为10-2014-0071544的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的各种实施例总体而言涉及一种电子器件和方法，且更具体而言，涉及一种半导体存储器件、具有所述半导体存储器件的存储系统以及其操作方法。
【背景技术】
[0004]半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体材料实施的存储器件。半导体存储器件典型地被分类为易失性存储器件或者非易失性存储器件。
[0005]易失性存储器件是在提供至存储器件的电源切断时储存在易失性存储器件中的数据丢失的存储器件。易失性存储器件的实例包括:静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器件是在至存储器件的电力切断时储存在非易失性存储器件中的数据仍被保留或者保持的存储器件。非易失性存储器件的实例包括:只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM (EEPR0M)、快闪存储器、相变RAM (PRAM)、磁性RAM (MRAM)、阻变RAM (RRAM)、铁电RAM(FRAM)等。快闪存储器典型地被分类为或非(N0R)型存储器件或者与非(NAND)型存储器件。
【发明内容】
[0006]本发明的一个实施例可以提供一种半导体存储器件，其包括存储器单元阵列，存储器单元阵列包括多个存储器单元。半导体存储器件还可以包括外围电路单元，其被配置成针对选自多个存储器单元的存储器单元执行编程操作，其中，第一编程电压施加操作至第三编程电压施加操作和第一验证操作至第三验证操作被交替地执行。半导体存储器件还可以包括控制逻辑，其被配置成控制外围电路单元来执行第一编程电压施加操作至第三编程电压施加操作和第一验证操作至第三验证操作，并且将在第二编程电压施加操作期间施加的第二编程电压增加比在第一编程电压施加操作期间施加的第一编程电压大第一步进电压，以及将在第三编程电压施加操作期间施加的第三编程电压增加比第二编程电压大第二步进电压。
[0007]根据一个实施例的存储系统可以包括:半导体存储器件，其包括多个可编程的存储器单元；和控制器，其被配置成在收到来自主机的编程命令时，控制半导体存储器件的编程操作。半导体存储器件根据控制器的控制来交替地执行第一编程操作至第四编程操作和第一验证操作至第三验证操作。分别用于第一编程操作至第四编程操作的第一编程电压至第四编程电压可以被进一步地增加不同的步进电压。
[0008]根据一个实施例的半导体存储器件的操作方法可以包括:通过施加第一编程电压至多个存储器单元来执行第一编程电压施加操作。所述方法还可以包括:通过将多个存储器单元的阈值电压分布中的最大阈值电压值设定成第四验证电压来执行第一验证操作。此夕卜，所述方法可以包括:将阈值电压分布的宽度的一半(1/2)点设定成第一验证电压，并且利用第一验证操作电压。另外，所述方法可以包括:当第一验证操作的结果被判断为失败时，利用被增加比第一编程电压大第一步进电压的第二编程电压来执行第二编程电压施加操作。所述方法还可以包括:通过将在第一验证电压与第四验证电压之间的中间电压设定成第二验证电压并且利用第二验证电压，来执行第二验证操作。此外，所述方法可以包括:当第二验证操作的结果被判断为失败时，利用被增加比第二编程电压大第二步进电压的第三编程电压，来执行第三编程电压施加操作。
【附图说明】
[0009]图1是图示包括半导体存储器件的存储系统的框图；
[0010]图2是更详细图示图1中所示的半导体存储器件的框图；
[0011]图3是图示半导体存储器件的编程操作的流程图；
[0012]图4是图示半导体存储器件的编程操作的阈值电压分布图；
[0013]图5是图示包括图1中所示的半导体存储器件的存储系统的框图；
[0014]图6是图示图5中所示的存储系统的应用的一个实例的框图；以及
[0015]图7是图示包括参照图6所述的存储系统的计算系统的框图。
【具体实施方式】
[0016]在下文中，将描述本发明的一个实施例。在附图中，为了便于图示，可以夸大元件的厚度和长度。在描述本发明时，可以省略对于本领域的技术人员周知的配置、结构和方法，以避免模糊本发明。在附图中，相同的附图标记表示相同的元件。因此，本发明的各种实施例针对于能够在执行编程操作时减少编程时间的半导体存储器件、具有所述半导体存储器件的存储系统、以及操作方法。
[0017]在详细的描述中，当一个元件被称为与另一个元件“电耦接”时，其包括该元件可以与另一个元件“直接电耦接”，或者具有其他的中间元件的情况下与另一个元件“间接电耦接”。另外，将进一步理解的是，术语“包括”、“包括有”、“包含”和/或“包含有”，当在本文中被使用时，其指明所述的特点、项目、步骤、操作、元件和/或构件的存在，但是不排除一个或多个其它的特点、项目、步骤、操作、元件、构件、和/或其分组的存在或增加。
[0018]参见图1，示出了图示包括半导体存储器件100的存储系统10的框图。
[0019]存储系统10可以包括半导体存储器件100和控制器200。半导体存储器件100可以包括存储器单元阵列110和与存储器单元阵列110电耦接的读取/写入电路130。
[0020]存储器单元阵列110可以包括多个存储器单元。多个存储器单元中的每个可以被限定为储存两个或多个数据比特的多电平存储器单元。
[0021]半导体存储器件100可以响应于控制器200的控制来操作。半导体存储器件100可以被配置成在从控制器200接收到编程命令时，针对由与编程命令一起接收到的地址表示的存储器单元(选中的存储器单元)执行编程操作。半导体存储器件100可以包括交替地执行多个编程电压施加操作和多个验证操作。可以在利用增量式步进脉冲编程(ISSP)方法执行编程电压施加操作之后执行验证操作。如果验证操作通过，则可以通过将步进电压降低一半来设定编程电压。编程电压施加操作可以通过利用设定的编程电压来执行。另外，验证操作的任何一个的验证电平与前一个验证操作的验证电平相比可以增加。此外，增加的范围可以被设定成前一个验证操作的增加的范围的一半。以下将描述编程操作。
[0022]在一个实施例中，半导体存储器件100可以是快闪存储器件。然而，本发明不限于此。
[0023]控制器200可以电耦接在半导体存储器件100与主机Host之间。控制器200可以被配置成使得主机Host与半导体存储器件100相连接，并且反之亦然。例如，当根据来自主机Host的请求而执行读取操作或者编程操作时，控制器200可以将从主机Host接收到的逻辑区块地址转换成物理区块地址。另外，控制器200可以将转换的物理区块地址和相应的命令一起提供至半导体存储器件100。此外，当执行编程操作时，与设定的编程电压相关的信息可以被发送至半导体存储器件100。
[0024]在一个实施例中，控制器200可以包括错误校正区块210。错误校正区块210可以被配置成检测并校正在从半导体存储器件100接收到的数据中的错误。通过错误校正区块210执行的错误校正功能可以根据在从半导体存储器件100接收到的数据中的错误比特的数目来限制。当在从半导体存储器件100接收到的数据中的错误比特的数目比特定的值更小时，错误校正区块210可以执行错误检测和校正功能。当在从半导体存储器件100接收至IJ的数据中的错误比特的数目比特定的值更大时，可以不执行错误检测和校正功能。如果未执行错误检测和校正功能，则控制器200可以控制半导体存储器件100来控制被施加至选中的字线的读取电压。
[0025]参见图2，图示了图1中所示的半导体存储器件的框图。
[0026]半导体存储器件100可以包括:存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140以及电压发生单元150。
[0027]存储器单元阵列110可以包括多个存储区块BLK1至BLKz。多个存储区块BLK1至BLKz可以通过地址解码器120与字线WL电耦接。多个存储区块BLK1至BLKz可以通过位线BL1至BLm与读取/写入电路130电耦接。多个存储区块BLK1至BLKz中的每个可以包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。多个存储器单元可以将与同一字线电耦接的存储器单元限定为一页。更具体地，存储器单元阵列110可以是多个页。
[0028]地址解码器120、读取/写入电路130以及电压发生单元150可以作为驱动存储器单元阵列110的外围电路操作。
[0029]地址解码器120可以经由字线WL与存储器单元阵列110电耦接。地址解码器120可以被配置成响应于控制逻辑140的控制来操作。地址解码器120可以通过在半导体存储器件100中的输入/输出缓冲器来接收地址ADDR。地址ADDR可以从控制器200 (再次参见图1)中提供。
[0030]当执行编程操作