半导体存储器件的制作方法

半导体存储器件的制作方法
【专利摘要】一种半导体存储器件，包括：第一熔丝组块，包括用于储存第一修复信息的熔丝阵列；以及控制块，被配置为在第一模式中储存第二修复信息，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号，其中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出控制信号而禁止第一匹配信号。
【专利说明】半导体存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2015年4月7日在韩国知识产权局提交的第10-2015-0048925号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
[0003]示例性实施例涉及一种半导体设计技术，更具体地，涉及一种执行修复操作的半导体存储器件。
【背景技术】
[0004]针对半导体存储器件的缺陷存储单元的修复操作分为在晶片阶段执行的修复操作和在封装阶段执行的修复操作。封装阶段的修复操作被称作封装后修复(PPR)操作。
[0005]半导体存储器件包括能够编程修复目标存储单元(S卩，需要用冗余存储单元来替代的缺陷存储单元)的地址的熔丝电路。熔丝电路储存修复目标存储单元的地址(即，修复地址)以访问冗余存储单元而不是修复目标存储单元。
[0006]在修复操作中，当试图访问修复目标存储单元时，编程的修复地址被替代，而是访问冗余存储单元。
[0007]图1是图示传统熔丝电路中包括的熔丝组的示图。
[0008]参见图1，熔丝组包括多个正常熔丝组111至115和PPR熔丝组116，多个正常熔丝组111至115分配用来在晶片级阶段储存修复地址信息，PPR熔丝组116在封装级储存修复地址。
[0009]对于修复操作，执行PPR操作。半导体存储器件进入PPR模式，并执行将从外部源输入的修复地址信息储存在PPR熔丝组116中的PPR操作。
[0010]在软封装后修复(软PPR:SPPR)模式(其为PPR模式中的一种)中，从外部源输入的修复地址信息被储存或锁存在寄存器中。当在SPPR模式中修复操作所需的时间变短时，在电源中断时修复操作的效果丢失。
[0011 ]图2是帮助解释传统半导体存储器件的SPPR操作的示图。
[0012]参见图2，半导体存储器件包括正常熔丝组210、PPR熔丝组220、第一比较单元230和第二比较单元240。
[0013]例如，通过在制造阶段中执行的修复操作将修复地址ADDRESS〈4>和ADDRESS〈6>储存在正常熔丝组210中。
[0014]半导体存储器件从外部源接收地址ADDRESS〈4>作为输入地址EX_ADD。第一比较单元230接收来自正常熔丝组210的储存的修复地址以及输入地址EX_ADD，并执行比较操作。因为储存在正常熔丝组210中的修复地址ADDRESS〈4>与作为输入地址EX_ADD的地址ADDRESS〈4>相同，所以第一比较单元230输出使能的第一匹配信号MATCH_NM。半导体存储器件可以响应于使能的第一匹配信号MATCH_NM来正确地访问安置在冗余区中的冗余存储单
J L ο
[0015]然而，如果与地址ADDRESS〈4>相对应的冗余存储单元有缺陷，则半导体存储器件将与地址ADDRESS〈4>相对应的存储单元确定为缺陷存储单元。用户可以通过SPPR模式来将对应的地址ADDRESS〈4>储存在PPR熔丝组220中。在此情形下，半导体存储器件响应于从外部源接收到的SPPR命令而进入SPPR模式，且其被施加修复地址ADDRESS〈4>，并将修复地址ADDRESS〈4>储存在PPR熔丝组220中。
[0016]其后，当半导体存储器件从外部源接收到地址ADDRESS〈4>作为输入地址EX_ADD时，第一比较单元230和第二比较单元240同时产生第一匹配信号MATCH_NM和第二匹配信号MATCH_PPR，使得储存在正常熔丝组210中的修复地址ADDRESS〈4>和锁存在PPR恪丝组220中的修复地址ADDRESS〈4>与输入地址EX_ADD相同。结果，与第一匹配信号MATCHJ#相对应的冗余存储单元以及与第二匹配信号MATCH_PPR相对应的冗余存储单元被同时访问。
[0017]简言之，当用户通过SPPR模式而储存在PPR熔丝组220中的修复地址以及在制造阶段期间储存在正常熔丝组210中的修复地址相对应时，与PPR熔丝组220相对应的冗余存储单元以及与正常熔丝组210相对应的冗余存储单元可以被同时访问，且在正常操作期间可能出现读取故障。

【发明内容】

[0018]各种实施例针对一种用于防止在正常操作中由于访问冗余存储单元而导致的错误的半导体存储器件。
[0019]在实施例中，一种半导体存储器件可以包括:第一熔丝组块，包括用于储存第一修复信息的熔丝阵列；以及控制块，适用于在第一模式中储存第二修复信息，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号，其中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出控制信号而禁止第一匹配信号。
[0020]半导体存储器件还可以包括:第二熔丝组块，适用于储存第二修复信息，以及响应于输出控制信号而在第二修复信息与输入地址相同时使能用于访问第二冗余存储单元的第二匹配信号。
[0021]控制块可以包括:锁存使能信号发生单元，适用于在第一模式中当软封装后修复(SPPR)设置信号被使能时产生锁存使能信号;锁存单元，适用于响应于锁存使能信号而锁存第二修复信息；比较单元，适用于将从锁存单元输出的第一锁存地址分别与输入地址进行比较；以及输出单元，适用于产生与来自比较单元的比较结果相对应的输出控制信号。
[0022]半导体存储器件还可以包括:存储体选择块，适用于响应于锁存使能信号而将锁存使能信号传送至与第二修复信息的存储体地址相对应的存储体。
[0023]锁存单元可以包括:存储体地址锁存部，适用于储存第二修复信息中的存储体地址；以及行地址锁存部，适用于储存第二修复信息中的行地址。
[0024]第一熔丝组块可以包括:正常熔丝锁存单元，适用于响应于启动使能信号而锁存从熔丝阵列输出的第一修复信息；以及第一匹配信号发生单元，适用于将从正常熔丝锁存单元输出的第二锁存地址与输入地址进行比较，并响应于比较结果、第一修复信息中的正常熔丝组使能信号以及输出控制信号而产生第一匹配信号。
[0025]第一匹配信号发生单元可以包括:第一地址比较单元，适用于将输入地址与第二锁存地址进行比较，并产生第一比较结果信号;第一输出使能信号发生单元，适用于响应于正常熔丝组使能信号和输出控制信号而产生第一输出使能信号，以及在输出控制信号被使能时禁止第一输出使能信号；以及第一输出单元，适用于响应于第一输出使能信号和第一比较结果信号而产生第一匹配信号。
[0026]第二熔丝组块可以包括:熔丝锁存单元，适用于在第一模式中响应于锁存使能信号而锁存第二修复信息；以及第二匹配信号发生单元，适用于将从熔丝锁存单元输出的第三锁存地址与输入地址进行比较，以及响应于比较结果和输出控制信号而产生第二匹配信号。
[0027]第二匹配信号发生单元可以包括:第二地址比较单元，适用于将输入地址与第三锁存地址进行比较，并产生第二比较结果信号;第二输出使能信号发生单元，适用于响应于输出控制信号而产生第二输出使能信号；以及第二输出单元，适用于响应于第二输出使能信号而产生与第二比较结果信号相对应的第二匹配信号。
[0028]第一模式可以为在封装之后执行的修复操作模式，第二模式为正常操作模式。
[0029]在实施例中，一种半导体存储器件可以包括:多个存储体，每个存储体包括用于储存第一修复信息的一个或更多个第一熔丝组块以及用于在第一模式中储存第二修复信息的一个或更多个第二熔丝组块;控制块，适用于在第一模式中产生锁存使能信号并储存第二修复信息中的行地址和存储体地址，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号；以及存储体选择块，适用于响应于存储体地址而将锁存使能信号传送至存储体之中的对应的存储体，其中，在第二模式中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出使能信号而禁止第一匹配信号。
[0030]第二熔丝组块可以响应于锁存使能信号而储存第二修复信息中的行地址，以及响应于输出控制信号而在行地址与输入地址相同时使能用于访问第二冗余存储单元的第二匹配信号。
[0031]控制块可以包括:锁存使能信号发生单元，适用于在第一模式中当软封装后修复(SPPR)设置信号被使能时产生锁存使能信号;锁存单元，适用于响应于锁存使能信号而锁存第二修复信息中的行地址和存储体地址；比较单元，适用于将从锁存单元输出的第一锁存地址分别与输入地址进行比较；以及输出单元，适用于产生与来自比较单元的比较结果相对应的输出控制信号。
[0032]锁存单元可以包括:存储体地址锁存部，适用于储存第二修复信息中的存储体地址；以及行地址锁存部，适用于储存第二修复信息中的行地址。
[0033]第一熔丝组块可以包括:熔丝阵列，适用于储存第一修复信息；正常熔丝锁存单元，适用于响应于启动使能信号而锁存从熔丝阵列输出的第一修复信息；以及第一匹配信号发生单元，适用于将从正常熔丝锁存单元输出的第二锁存地址与输入地址进行比较，以及响应于比较结果、第一修复信息中的正常熔丝组使能信号以及输出控制信号而产生第一匹配信号。
[0034]第一匹配信号发生单元可以包括:第一地址比较单元，适用于将输入地址与第二锁存地址进行比较，并产生第一比较结果信号;第一输出使能信号发生单元，适用于响应于正常熔丝组使能信号和输出控制信号而产生第一输出使能信号，以及在输出控制信号被使能时禁止第一输出使能信号；以及第一输出单元，适用于响应于第一输出使能信号和第一比较结果信号而产生第一匹配信号。
[0035]第二熔丝组块可以包括:熔丝锁存单元，适用于在第一模式中响应于从存储体选择块传送来的锁存使能信号而锁存第二修复信息；以及第二匹配信号发生单元，适用于将从熔丝锁存单元输出的第三锁存地址与输入地址进行比较，以及响应于比较结果和输出控制信号而产生第二匹配信号。
[0036]第二匹配信号发生单元可以包括:第二地址比较单元，适用于将输入地址与第三锁存地址进行比较，并产生第二比较结果信号;第二输出使能信号发生单元，适用于响应于输出控制信号而产生第二输出使能信号；以及第二输出单元，适用于响应于第二输出使能信号而产生与第二比较结果信号相对应的第二匹配信号。
[0037]在实施例中，一种用于操作半导体存储器件的方法可以包括:在软封装后修复模式中将修复信息储存在SPPR控制块和第二熔丝组块中；在正常模式中将输入地址与储存在SPPR控制块中的修复信息进行比较;以及在作为比较的结果而判断为输入地址与储存在第二熔丝组块中的修复信息相同的情形下，禁止驱动第一熔丝组块而中断根据第一熔丝组块的修复操作，且使能驱动第二熔丝组块而执行根据第二熔丝组块的修复操作。
[0038]该方法还可以包括:在作为比较的结果而判断为输入地址与储存在第二恪丝组块中的修复信息不同的情形下，将输入地址与储存在第一熔丝组块中的修复信息进行比较；在输入地址与储存在第一熔丝组块中的修复信息相同的情形下，使能驱动第一熔丝组块而执行根据第一熔丝组块的修复操作。
[0039]在根据实施例的半导体存储器件中，由于能够防止当在正常熔丝组中储存的修复地址与PPR熔丝组中储存的修复地址相同时可能出现的操作错误，因此可以改善半导体存储器件的可靠性。
【附图说明】
[0040]图1是图示传统熔丝电路中包括的熔丝组的示图。
[0041 ]图2是帮助解释传统半导体存储器件的SPPR操作的示图。
[0042]图3是图示根据实施例的半导体存储器件的框图。
[0043 ]图4是图示图3中示出的SPPR控制块的框图。
[0044]图5是图示图3中示出的第一熔丝组块的详细电路图。
[0045]图6是图示图3中示出的第二熔丝组块的详细电路图。
[0046]图7是图示根据实施例的半导体存储器件的框图。
[0047]图8是图示图7中示出的第一熔丝组块的详细电路图。
【具体实施方式】
[0048]下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种示图和实施例中始终指代相同的部分。
[0049]图3是图示根据实施例的半导体存储器件的框图。
[0050]参见图3，半导体存储器件可以包括SPPR控制块310、存储体选择块320、第一熔丝组块330和第二熔丝组块340。
[0051]首先，在下面将简要描述半导体存储器件中的根据SPPR模式的操作顺序。
[0052]半导体存储器件可以响应于来自外部源的SPPR命令而通过安置在其中的模式寄存器组(MRS)来进入SPPR模式。当进入SPPR模式时，半导体存储器件可以使能SPPR模式信号SPPR_ENTRY。其后，如果激活命令被施加至半导体存储器件，则可以从外部源施加修复地址
[0053]然后，如果处于封装状态的多个存储芯片之中的用来执行SPPR操作的特定存储芯片被选中，则SPPR设置信号SPPR_SET可以被使能。如果写入命令被施加至半导体存储器件，则修复地址可以响应于SPPR设置信号SPPR_SET而被储存在SPPR控制块310中。而且，在修复地址之中，作为关于行地址的信息的SPPR修复行地址R_SPPR_XA可以被储存在第二熔丝组块340中。
[0054]半导体存储器件可以通过MRS来退出SPPR模式。
[0055]然后，在半导体存储器件的正常操作中，可以从外部源接收输入地址EX_XA和EX_BA。当在SPPR模式中储存的修复地与输入地址EX_XA和EX_BA相同时，半导体存储器件的SPPR控制块310可以使能输出控制信号SPPR_FUENB。半导体存储器件可以响应于使能的输出控制信号SPPR_FUENB而禁止驱动第一熔丝组块330。也就是说，当输出控制信号SPPR_FUENB被使能时，即使输入地址EX_XA和EX_BA对应于缺陷存储单元，S卩，储存在第一熔丝组块330中的修复地址与输入地址EX_XA和EX_BA相同，也可以使第一熔丝组块330中断执行修复操作。当在SPPR模式中储存的修复地与输入地址EX_XA和EX_BA相同时，半导体存储器件可以中断第一熔丝组块330的修复操作，并仅使能第二熔丝组块340的修复操作。相应地，能够防止在与第一熔丝组块330相对应的冗余存储单元和与第二熔丝组块340相对应的冗余存储单元被同时访问时出现的读取故障。
[0056]SPPR控制块310可以接收SPPR修复行地址R_SPPR_XA和SPPR修复存储体地址尺_SPPR_BA，作为关于修复地址R_SPPR_XA与修复地址R_SPPR_BA之中的存储体地址的信息。SPPR控制块310可以接收SPPR模式信号SPPR_ENTRY和SPPR设置信号SPPR_SET。当SPPR模式信号SPPR_ENTRY和SPPR设置信号SPPR_SET 二者都被使能时，SPPR控制块310可以产生锁存使能信号LATOLENt3SPPR控制块310在其中包括锁存单元，且该锁存单元可以响应于锁存使能信号LATCH_EN而锁存SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aiLSPPILBAdPPR控制块310可以接收输入地址EX_XA和EX_BA (S卩，作为关于行地址的信息的输入行地址EX_XA以及作为关于存储体地址的信息的输入存储体地址EX_BA)，将输入行地址EX_XA和输入存储体地址EX_BA与储存在锁存单元中的修复地址进行比较，并产生输出控制信号SPPR_FUENB。下面将参照图4来更详细地描述SPPR控制块310。
[0057]在半导体存储器件的正常操作中，SPPR控制块310可以将从外部源施加的输入行地址EX_XA和输入存储体地址EX_BA分别与锁存在锁存单元中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA进行比较，并在作为比较的结果它们相对应时，产生被使能为低电平的输出控制信号SPPR_FUENB。输出控制信号SPPR_FUENB可以被传送至第一熔丝组块330和第二熔丝组块340。
[0058]可以为每个存储体组分配根据实施例的半导体存储器件的SPPR控制块310，每个存储体组由一个或更多个单位存储体构成，每个单位存储体包括第一熔丝组块330和第二熔丝组块340中的一种或更多种。输出控制信号SPPR_FUENB可以为基于存储体组而产生的信号。例如，可以将与由四个存储体构成的存储体组相对应的输出控制信号SPPR_FUENB施加至4个第一熔丝组块和4个第二熔丝组块。其后，在根据实施例的半导体存储器件中，作为示例将描述与输出控制信号SPPR_FUENB相对应的存储体组中的一个存储体中包括的第一熔丝组块330和第二熔丝组块340。
[0059]存储体选择块320可以接收SPPR修复存储体地aR_SPPR_BA和锁存使能信号LATCH_EN。存储体选择块320可以将锁存使能信号LATCH_EN输出给与SPPR修复存储体地址R_SPPR_BA相对应的存储体。
[0060]第一熔丝组块330可以包括熔丝阵列ARE、正常熔丝锁存单元331以及第一匹配信号发生单元。第一匹配信号发生单元可以包括第一地址比较单元332、第一输出使能信号发生单元333和第一输出单元334。
[0061 ] 正常熔丝锁存单元331可以接收启动使能信号B00TUPEN、正常修复行地aR_NM_XA和正常熔丝组使能信
[0062]作为从熔丝阵列ARE传送来的地址的正常修复行地址R_NM_XA可以为与在半导体存储器件的制造阶段出现的缺陷存储单元相对应的修复地址信息。正常熔丝组使能信号尺_NM_EN可以包括关于熔丝阵列ARE是否被编程的信息。例如，当熔丝阵列ARE被编程时，正常熔丝组使能信号R_NM_EN可以为高电平，当熔丝阵列ARE未被编程时，正常熔丝组使能信号R_NM_EN可以为低电平。换言之，具有高电平的正常熔丝组使能信号R_NM_EN表示修复地址信息被编程在熔丝阵列ARE中，且在此情形下，从熔丝阵列ARE传送来的正常修复行地址R_NM_XA可以为作为修复地址信息的有效地址。具有低电平的正常熔丝组使能信号R_NM_EN表示修复地址信息未被编程在熔丝阵列ARE中，且在此情形下，从熔丝阵列ARE传送来的正常修复行地址R_NM_XA可以为无效地址。
[0063]正常熔丝锁存单元331可以响应于启动使能信号B00TUPEN来锁存正常修复行地址R_NM_XA和正常熔丝组使能信号R_NM_EN。正常熔丝锁存单元331可以锁存正常修复行地址R_NM_XA，并输出正常锁存地址LT_NM_XA。此外，正常熔丝锁存单元331可以锁存正常熔丝组使能信号R_NM_EN，并输出正常锁存使能信号LT_NM_ENI。即，正常熔丝锁存单元331可以响应于启动使能信号B00TUPEN而储存正常修复行地aR_NM_XA和正常熔丝组使能信号1?_匪_EN，其中，正常修复行地址R_NM_XA作为在半导体存储器件的制造阶段编程在熔丝阵列ARE中的修复地址信息，正常熔丝组使能信号R_NM_EN作为关于熔丝阵列ARE是否被编程的信息。
[0064]第一地址比较单元332可以接收并比较输入行地址EX_XA与正常锁存地址LT_NM_XA。第一地址比较单元332可以将输入行地址EX_XA与正常锁存地址LT_NM_XA进行比较，并输出与比较结果相对应的第一比较结果信号HIT_NM。第一地址比较单元332可以将输入行地址EX_XA与正常锁存地址LT_NM_XA进行比较，并在它们相对应时产生被使能至高电平的第一比较结果信号HIT_NM。
[0065]第一输出使能信号发生单元333可以接收输出控制信号SPPR_FUENB以及从正常熔丝锁存单元331输出的正常锁存使能信号LT_NM_ENI。第一输出使能信号发生单元333可以响应于正常锁存使能信号LT_NM_ENI和输出控制信号SPPR_FUENB而产生第一输出使能信号NM_ENo
[0066]无论正常锁存使能信号LT_NM_ENI如何，第一输出使能信号发生单元333都可以响应于被使能为低电平的输出控制信号SPPR_FUENB而产生被禁止为低电平的第一输出使能信号NM_EN。第一输出使能信号发生单元333可以响应于被禁止为高电平的输出控制信号SPPR_FUENB而基于正常锁存使能信号LT_NM_ENI来产生为高电平或低电平的第一输出使能信号NM_EN。
[0067]例如，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，无论正常锁存使能信号LT_NM_ENI被使能与否，第一输出使能信号发生单元333都可以响应于具有低电平的输出控制信号SPPR_FUENB而将第一输出使能信号NM_EN禁止为低电平。
[0068]相反地，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，响应于具有高电平的输出控制信号SPPR_FUENB，第一输出使能信号发生单元333可以在正常锁存使能信号LT_NM_ENI被使能(即，恪丝阵列ARE被编程)时将第一输出使能信号NM_EN使能为高电平，以及可以在正常锁存使能信号LT_NM_ENI被禁止(恪丝阵列ARE未被编程)时将第一输出使能信号NM_EN禁止为低电平。
[0069]第一输出单元334可以接收第一比较结果信号HIT_NM和第一输出使能信号NM_EN。第一输出单元334可以响应于第一输出使能信号NM_EN和第一比较结果信号HITJ#而产生第一匹配信号MATCH_NM。虽然未示出，但与第一熔丝组块330相对应的冗余存储单元可以响应于第一匹配信号MATCH_NM而被访问。
[0070]无论第一比较结果信号HITJ#如何，第一输出单元334都可以响应于低电平的第一输出使能信号NM_EN而产生具有低电平的第一匹配信号MATCH_NM。
[0071]第一输出单元334可以响应于高电平的第一输出使能信号NM_EN而基于第一比较结果信号HIT_NM来产生第一匹配信号MATCH_NM。也就是说，当输入行地址EX_XA与正常锁存地址LT_NM_XA相同时，第一比较结果信号HIT_NM被使能为高电平，且第一输出单元334可以响应于高电平的第一输出使能信号NM_EN和高电平的第一比较结果信号HIT_NM而产生具有高电平的第一匹配信号MATCH_NM。相反地，当输入行地址EX_XA与正常锁存地址LT_NM_XA不同时，第一比较结果信号HIT_NM被禁止为低电平，且第一输出单元334可以响应于高电平的第一输出使能信号NM_EN和低电平的第一比较结果信号HIT_NM而产生具有低电平的第一匹配信号MATCH_NM。
[0072]详细地，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，输出控制信号SPPR_FUENB被使能为低电平。无论正常熔丝组使能信号R_NM_EN被使能与否，第一输出使能信号NM_EN都可以响应于低电平的输出控制信号SPPR_FUENB而被禁止为低电平。无论将输入行地址EX_XA与正常修复行地址R_NM_XA进行比较的结果如何，第一输出单元334都可以响应于低电平的第一输出使能信号NM_EN而产生被禁止为低电平的第一匹配信号MATCH_NM0
[0073]相反地，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。当修复地址信息被编程在熔丝阵列ARE中时，正常熔丝组使能信号R_NM_EN被使能为高电平，第一输出使能信号NM_EN可以被使能为高电平。响应于高电平的第一输出使能信号NM_EN，第一输出单元334可以在输入行地址EX_XA与正常修复行地aR_NM_XA相同时基于高电平的第一比较结果信号HIT_NM而产生具有高电平的第一匹配信号MATCH_NM，以及可以在输入行地址EX_XA与正常修复行地址R_NM_XA不同时基于低电平的第一比较结果信号HIT_NM而产生具有低电平的第一匹配信号MATCH_NM。
[0074]此外，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。当修复地址信息未被编程在熔丝阵列ARE中时，正常熔丝组使能信号R_NM_EN被禁止为低电平，且第一输出使能信号NM_EN被禁止为低电平。无论将输入行地址EX_XA与正常修复行地址R_NM_XA进行比较的结果如何，第一输出单元334都可以响应于低电平的第一输出使能信号NM_EN而产生被禁止为低电平的第一匹配信号MATCH_NM。
[0075]简言之，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，输出控制信号SPPR_FUENB被使能为低电平。此时，即使输入行地址EX_XA对应于缺陷存储单元，即，输入行地址EX_XA与储存在正常熔丝锁存单元331中的修复地址信息相对应，第一输出单元334也产生具有低电平的第一匹配信号MATCH_NM。与第一熔丝组块330相对应的冗余存储单元可以被禁止。
[0076]此外，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。此时，当输入行地址EX_XA对应于正常存储单元时，即，当输入行地址EX_XA与储存在正常熔丝锁存单元331中的修复地址信息不对应时，第一输出单元334产生具有低电平的第一匹配信号MATCH_NM。正常存储单元可以被访问。而且，当输出控制信号SPPR_FUENB被禁止为高电平时，第一输出单元334在输入行地址EX_XA对应于缺陷存储单元(即，输入行地址EX_XA与储存在正常熔丝锁存单元331中的修复地址信息相对应)时产生具有高电平的第一匹配信号MATCH_NM。与第一熔丝组块330相对应的冗余存储单元可以被访问。
[0077]第二熔丝组块340可以包括SPPR熔丝锁存单元341和第二匹配信号发生单元。第二匹配信号发生单元可以包括第二地址比较单元342、第二输出使能信号发生单元343和第二输出单元344。
[0078]SPPR熔丝锁存单元341可以接收启动使能信号B00TUPEN、锁存使能信号LATCH_EN和SPPR修复行地址ILSPPILXAdPPR修复行地址R_SPPR_XA可以为与在半导体存储器件的封装阶段出现的缺陷存储单元相对应的地址信息。在SPPR模式中，SPPR修复行地址R_SPPR_XA可以不是从熔丝阵列ARE传送来的修复地址信息而是从外部源直接施加的修复地址信息。
[0079]第二熔丝组块340可以为分配给PPR模式的熔丝组块，PPR模式可以分为硬PPR(HPPR)模式和软PPR(SPPR)模式。
[0080]在HPPR模式中，SPPR熔丝锁存单元341可以响应于启动使能信号B00TUPEN而锁存SPPR修复行地址R_SPPR_XA。在SPPR模式中，SPPR熔丝锁存单元341可以响应于从存储体选择块320输出的锁存使能信号LATCH_EN而锁存SPPR修复行地址R_SPPR_XA。[0081 ] SPPR熔丝锁存单元341可以锁存SPPR修复行地址R_SPPR_XA以及输出SPPR锁存地址LT_SPPR_XA。换言之，SPPR恪丝锁存单元341可以响应于锁存使能信号LATCH_EN而储存从外部源施加的SPPR修复行地址R_SPPR_XA。
[0082]第二地址比较单元342可以接收并比较输入行地址EX_XA与SPPR锁存地址LT_SPPR_XA。第二地址比较单元342可以将输入行地址EX_XA与SPPR锁存地址LT_SPPR_XA进行比较，并输出与比较结果相对应的第二比较结果信号HIT_SPPR。
[0083]例如，当输入行地址EX_XA与SPPR锁存地址LT_SPPR_XA相同时，第二比较结果信号HIT_SPPR可以被使能为高电平。相反地，当输入行地址EX_XA与SPPR锁存地址LT_SPPR_XA不同时，第二比较结果信号HI T_SPPR可以被禁止为低电平。
[0084]第二输出使能信号发生单元343可以接收输出控制信号SPPR_FUENB。第二输出使能信号发生单元343可以响应于输出控制信号SPPR_FUENB而产生第二输出使能信号SPPR_
EN0
[0085]例如，第二输出使能信号发生单元343可以响应于被使能为低电平的输出控制信号SPPR_FUENB而产生被使能为高电平的第二输出使能信号SPPR_EN。
[0086]相反地，第二输出使能信号发生单元343可以响应于被禁止为高电平的输出控制信号SPPR_FUENB而产生被禁止为低电平的第二输出使能信号SPPR_EN。
[0087]第二输出单元344可以接收第二比较结果信号HIT_SPPR和第二输出使能信号SPPR_EN。第二输出单元344可以响应于第二输出使能信号SPPR_EN和第二比较结果信号HIT_SPPR而产生第二匹配信号MATCH_SPPR。虽然未示出，但与第二熔丝组块340相对应的冗余存储单元可以响应于第二匹配信号MATCH_SPPR来被访问。
[0088]无论第二比较结果信号HIT_SPPR如何，第二输出单元344都可以响应于低电平的第二输出使能信号SPPR_EN而产生具有低电平的第二匹配信号MATCH_SPPR。
[0089]第二输出单元344可以响应于高电平的第二输出使能信号SPPR_EN而基于第二比较结果信号HIT_SPPR来产生第二匹配信号MATCH_SPPR。也就是说，当输入行地址EX_XA与SPPR锁存地址LT_SPPR_XA相同时，第二比较结果信号HIT_SPPR可以被使能为高电平。第二输出单元344可以响应于高电平的第二输出使能信号SPPR_EN和高电平的第二比较结果信号HIT_SPPR而产生具有高电平的第二匹配信号MATCH_SPPR。相反地，当输入行地址EX_XA与SPPR锁存地址LT_SPPR_XA不同时，第二比较结果信号HIT_SPPR可以被禁止为低电平。第二输出单元344可以响应于高电平的第二输出使能信号SPPR_EN和低电平的第二比较结果信号HI T_SPPR而产生具有低电平的第二匹配信号MATCH_SPPR。
[0090]详细地，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，输出控制信号SPPR_FUENB被使能为低电平。第二输出使能信号SPPR_EN可以响应于低电平的输出控制信号SPPR_FUENB而被使能为高电平。因为输入行地址EX_XA与锁存在SPPR恪丝锁存单元341中的SPPR修复行地址R_SPPR_XA相同，所以第二输出单元344可以响应于高电平的第二输出使能信号SPPR_EN而基于被使能为高电平的第二比较结果信号HIT_SPPR来产生具有高电平的第二匹配信号MATCH_SPPR。
[0091 ] 相反地，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。第二输出使能信号SPPR_EN可以响应于高电平的输出控制信号SPPR_FUENB而被禁止为低电平。无论将输入行地址EX_XA与SPPR修复行地址R_SPPR_XA进行比较的结果如何，第二输出单元344都可以响应于低电平的第二输出使能信号SPPR_EN而产生具有低电平的第二匹配信号MATCH_SPPR。
[0092 ] 简言之，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，输出控制信号SPPR_FUENB被使能为低电平。与SPPR修复存储体地aR_SPPR_BA相对应的第二熔丝组块340的第二输出单元344可以产生具有高电平的第二匹配信号MATCH_SPPR，且与第二熔丝组块340相对应的冗余存储单元可以被访问。
[0093]此外，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块310中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。与SPPR修复存储体地aR_SPPR_BA相对应的第二熔丝组块340的第二输出单元344可以产生具有低电平的第二匹配信号MATCH_SPPR，从而与第二熔丝组块340相对应的冗余存储单元不能被访问。当输入行地址EX_XA对应于正常存储单元时，即，当输入行地址EX_XA与储存在正常熔丝锁存单元331中的修复地址信息不对应时，第一输出单元334可以产生具有低电平的第一匹配信号MATCH_NM，从而正常存储单元可以被访问。而且，当输出控制信号SPPR_FUENB被禁止为高电平时，第一输出单元334可以在输入行地址EX_XA对应于缺陷存储单元(即，输入行地址EX_XA与储存在正常熔丝锁存单元331中的修复地址信息相对应)时产生具有高电平的第一匹配信号MATCH_NM。与第一熔丝组块330相对应的冗余存储单元可以被访问。
[0094]接下来，在下面将描述半导体存储器件的操作。
[0095]正常熔丝锁存单元331可以响应于启动使能信号B00TUPEN而接收并锁存正常修复行地址R_NM_XA和正常熔丝组使能信号R_NM_EN。正常熔丝锁存单元331可以将正常锁存地址LT_NM_XA输出给第一地址比较单元332。正常熔丝锁存单元331可以将正常锁存使能信号LT_NM_ENI输出给第一输出使能信号发生单元333。
[0096]其后，当半导体存储器件进入SPPR模式时，SPPR模式信号SPPR_ENTRY可以被使能。如果激活命令被施加，则SPPR修复行地址R_SPPR_XA可以被施加至SPPR控制块310和SPPR熔丝锁存单元341，3??1?修复存储体地址1?_3??1?_84可以被施加至3??时空制块310和存储体选择块320。
[0097]如果写入命令被施加，则SPPR控制块310可以接收具有高电平的SPPR设置信号SPPILSEKSPPR控制块310可以响应于SPPR模式信号SPPR_ENTRY和SPPR设置信号SPPR_SET而产生锁存使能信号LATCiLENt3SPPR控制块310的锁存单元可以响应于锁存使能信号LATCH_EN而锁存SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA dPPR控制块310可以将锁存使能信号LATCH_EN输出给存储体选择块320。
[0098]存储体选择块320可以将锁存使能信号LATCH_EN传送至与SPPR修复存储体地址尺_SPPR_BA相对应的存储体。与SPPR修复存储体地aR_SPPR_BA相对应的存储体的SPPR恪丝锁存单元341可以响应于锁存使能信号LATCH_EN而储存SPPR修复行地址R_SPPR_XA。
[0099 ]然后，半导体存储器件可以退出SPPR模式。
[0100]在半导体存储器件的正常操作中，可以从外部源接收输入行地址EX_XA和输入存储体地址EX_BA。输入行地址EX_XA和输入存储体地址EX_BA可以被施加至SPPR控制块310。此外，输入行地址EX_XA可以被施加至第一地址比较单元332和第二地址比较单元342。
[0101]SPPR控制块310可以将储存在锁存单元中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地址R_SPPR_BA与输入行地址EX_XA和输入存储体地址EX_BA进行比较，以及可以在它们相同时产生被使能为低电平的输出控制信号SPPR_FUENB。
[0102]例如，下面将针对储存在SPPR控制块310的锁存单元中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA与输入行地址EX_XA和输入存储体地址EX_BA相同时的情况进行描述。
[0103]SPPR控制块310可以产生被使能为低电平的输出控制信号SPPR_FUENB。输出控制信号SPPR_FUENB可以被传送至第一输出使能信号发生单元333和第二输出使能信号发生单元343。
[0104]第一地址比较单元332可以将从正常熔丝锁存单元331输出的正常锁存地址LT_NM_XA与输入行地址EX_XA进行比较，并将第一比较结果信号HIT_NM作为比较结果输出给第一输出单元334。
[0105]无论正常锁存使能信号LT_NM_ENI如何，接收被使能为低电平的输出控制信号SPPR_FUENB的第一输出使能信号发生单元333都可以产生被禁止为低电平的第一输出使能信号NM_EN。无论第一比较结果信号HIT_NM如何，第一输出单元334都可以响应于低电平的第一输出使能信号NM_EN而产生被禁止为低电平的第一匹配信号MATCH_NM。
[0106]第二地址比较单元342可以将从SPPR熔丝锁存单元341输出的SPPR锁存地址LT_SPPR_XA与输入行地址EX_XA进行比较。因为SPPR锁存地址LT_SPPR_XA与输入行地址EX_XA相同，所以第二地址比较单元342可以将被使能为高电平的第二比较结果信号HIT_SPPR输出给第二输出单元344。
[0107]接收被使能为低电平的输出控制信号SPPR_FUENB的第二输出使能信号发生单元343可以产生被使能为高电平的第二输出使能信号SPPR_EN。第二输出单元344可以响应于高电平的第二输出使能信号SPPR_EN而产生具有高电平的第二匹配信号MATCH_SPPR。
[0108]相应地，可以以这样的方式来执行修复操作，S卩，与第一熔丝组块330相对应的冗余存储单元响应于低电平的第一匹配信号MATCHJ#而不被访问，以及与第二熔丝组块340相对应的冗余存储单元响应于高电平的第二匹配信号MATCH_SPPR而被访问。
[0109]接下来，在下面将针对储存在SPPR控制块310的锁存单元中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA与输入行地址EX_XA和输入存储体地址EX_BA不同时的情况进行描述。
[0110]SPPR控制块310可以产生被禁止为高电平的输出控制信号SPPR_FUENB。输出控制信号SPPR_FUENB可以被传送至第一输出使能信号发生单元333和第二输出使能信号发生单元343。
[0111]第一地址比较单元332可以将从正常熔丝锁存单元331输出的正常锁存地址LT_NM_XA与输入行地址EX_XA进行比较，并将第一比较结果信号HIT_NM作为比较结果输出给第一输出单元334。
[0112]接收被禁止为高电平的输出控制信号SPPR_FUENB的第一输出使能信号发生单元333可以基于正常锁存使能信号LT_NM_ENI而产生具有高电平或低电平的第一输出使能信号NM_EN。例如，如果修复地址信息被编程在熔丝阵列ARE中，则正常熔丝组使能信号R_NM_EN被使能为高电平，以及正常锁存使能信号LT_NM_ENI也可以具有高电平。第一输出使能信号发生单元333可以响应于高电平的正常锁存使能信号LT_NM_ENI而产生高电平的第一输出使能信号NM_EN。当输入行地址EX_XA与储存在正常熔丝锁存单元331中的正常锁存地址LT_NM_XA相同时，第一地址比较单元332可以产生高电平的第一比较结果信号HIT_NM，以及第一输出单元334可以响应于高电平的第一输出使能信号NM_EN和高电平的第一比较结果信号HIT_NM而产生被使能为高电平的第一匹配信号MATCH_NM。
[0113]第二地址比较单元342可以将从SPPR熔丝锁存单元341输出的SPPR锁存地址LT_SPPR_XA与输入行地址EX_XA进行比较。因为SPPR锁存地址LT_SPPR_XA与输入行地址EX_XA不同，所以第二地址比较单元342可以将被禁止为低电平的第二比较结果信号HIT_SPPR输出给第二输出单元344。
[0114]接收被禁止为高电平的输出控制信号SPPR_FUENB的第二输出使能信号发生单元343可以产生低电平的第二输出使能信号SPPR_EN。第二输出单元344可以响应于低电平的第二输出使能信号SPPR_EN而产生低电平的第二匹配信号MATCH_SPPR。
[0115]相应地，可以以这样的方式来执行修复操作，S卩，与第一熔丝组块330相对应的冗余存储单元响应于高电平的第一匹配信号MATCHJ#来被访问，以及与第二熔丝组块340相对应的冗余存储单元可以响应于低电平的第二匹配信号MATCH_SPPR而被禁止。
[0116]因此，根据实施例的半导体存储器件可以在SPPR模式中将SPPR修复地aR_SPPR_锁存在SPPR控制块310中。其后，在正常操作中，当锁存的SPPR修复地址尺_
与输入地址EX_XA和EX_BA相同时，第一熔丝组块330的第一输出使能信号NM_EN可以使用输出控制信号SPPR_FUENB来禁止。即，第一熔丝组块330的修复操作可以被中断。
[0117]当在晶片级与封装级设置相同的修复地址信息时，该半导体存储器件可以防止可能由于在半导体存储器件的正常操作中驱动多个冗余存储单元而出现的误动作。因此，半导体存储器件的可靠性可以增大。
[0118]图4是图示图3中示出的SPPR控制块310的框图。
[0119]参见图4，SPPR控制块310可以包括锁存使能信号发生单元410、地址锁存单元420、比较单元430和信号输出单元440。
[0120]锁存使能信号发生单元410可以包括接收SPPR模式信号SPPR_ENTRY和SPPR设置信号SPPR_SET的“与”(AND)门。锁存使能信号发生单元410可以响应于都被使能为高电平的SPPR模式信号SPPR_ENTRY和SPPR设置信号SPPR_SET 二者而产生具有高电平的锁存使能信号LATCH_EN。锁存使能信号LATCH_EN可以被输出给地址锁存单元420和存储体选择块320。[0121 ] 地址锁存单元420可以包括存储体选择锁存部421和行地址锁存部422。
[0122]存储体地址锁存部421可以接收作为关于修复地址之中的存储体地址的信息的SPPR修复存储体地aR_SPPR_BA、锁存使能信号LATCH_EN和初始化信号RESET。存储体地址锁存部421可以响应于锁存使能信号LATCH_EN而储存SPPR修复存储体地址R_SPPR_BA ο存储体地址锁存部421可以响应于初始化信号RESET而初始化储存的存储体地址。
[0123]行地址锁存部422可以接收作为关于修复地址之中的行地址的信息的SPPR修复行地址R_SPPR_XA、锁存使能信号LATCH_EN和初始化信号RESET。行地址锁存部422可以响应于锁存使能信号LATCH_EN而储存SPPR修复行地址R_SPPR_XA。行地址锁存部422可以响应于初始化信号RESET而初始化储存的行地址。
[0124]比较单元430可以包括第一异或(XOR)门XORl和第二异或门X0R2。第一异或门XORl可以将输入存储体地址EX_BA与从存储体地址锁存部421输出的锁存存储体地址LT_BA进行比较。而且，第二异或门X0R2可以将输入行地址EX_XA与从行地址锁存部422输出的锁存行地址LT_XA进行比较。
[0125]信号输出单元440可以基于从比较单元430输出的比较结果而产生输出控制信号SPPR_FUENB。当从比较单元430接收到二者都具有高电平的两个信号时，信号输出单元440可以产生具有低电平的输出控制信号SPPR_FUENB。换言之，当通过存储体地址锁存部421锁存的锁存存储体地址LT_BA与输入存储体地址EX_BA相同且通过行地址锁存部422锁存的锁存行地址LT_XA与输入行地址EX_XA相同时，信号输出单元440可以产生被使能为低电平的输出控制信号SPPR_FUENB。
[0126]根据实施例的SPPR控制块310可以储存在SPPR模式中施加的SPPR修复存储体地址R_SPPR_BA和SPPR修复行地址R_SPPR_XA，以及可以在正常模式中施加的输入存储体地址EX_BA和输入行地址EX_XA与储存的SPPR修复存储体地aR_SPPR_XA和储存的SPPR修复行地aR_SPPR_XA相同时产生输出控制信号SPPR_FUENB。
[0127]图5是图示图3中示出的第一熔丝组块330的详细电路图。
[0128]参见图5，第一熔丝组块330可以包括正常熔丝锁存单元331、第一地址比较单元332、第一输出使能信号发生单元333和第一输出单元334。
[0129]正常熔丝锁存单元331可以接收启动使能信号B00TUPEN和N位正常修复行地址R_匪_乂4〈0』-1>。正常熔丝锁存单元331可以包括用于锁存正常修复行地址1?_匪_乂4〈0:^1>的N个第一锁存部510至515以及用于锁存正常熔丝组使能信号R_NM_EN的第二锁存部516。如以上参照图3所描述的，作为与在半导体存储器件的制造阶段出现的缺陷存储单元相对应的修复地址的正常修复行地址R_NM_XA〈0:N-1>可以为被永久编程在熔丝阵列ARE中的信息。正常熔丝组使能信号R_NM_EN可以为关于熔丝阵列ARE被编程与否的信息。
[0130]正常熔丝锁存单元331的第一锁存部510至515可以响应于启动使能信号B00TUPEN而储存具有N位的正常修复行地址R_NM_XA〈0: N-l>，以及将储存的正常修复行地址!?_匪_父八<0:N_1>作为正常锁存地址LT_NM_XA〈0:N-1>而输出给第一地址比较单元332。正常熔丝锁存单元331的第二锁存部516可以响应于启动使能信号B00TUPEN而储存正常熔丝组使能信号R_NM_EN，以及将储存的正常熔丝组使能信号R_NM_EN作为正常锁存使能信号LT_NM_ENI而输出给第一输出使能信号发生单元333。
[0131]第一地址比较单元332可以包括异或门X0R，异或门XOR用于将从第一锁存部510至515输出的N位的正常锁存地址LT_NM_XA〈0: N-1>分别与输入行地址EX_XA〈0: N-1>进行比较。第一地址比较单元332可以将正常锁存地址LT_NM_XA〈0:N-1>分别与输入行地址EX_XA〈0:N-1>进行比较，并输出N个第一比较结果信号HIT_NM〈0:N-1>。
[0132]第一输出使能信号发生单元333可以包括第一与非(NAND)门517和第二与非门518，第一与非门517接收正常锁存使能信号LT_NM_ENI和输出控制信号SPPR_FUENB，第二与非门518接收第一与非门517的输出信号和电源电压电平的信号VDD_SIG。
[0133]例如，当输出控制信号SPPR_FUENB被使能为低电平时，无论正常锁存使能信号LT_NM_ENI如何，第一与非门517都可以以高电平输出其输出信号。第二与非门518可以响应于第一与非门517的输出信号和电源电压电平的信号VDD_SIG而输出具有低电平的第一输出使能信号NM_EN。
[0134]相反地，当输出控制信号SPPR_FUENB被禁止为高电平时，第一与非门517可以基于正常锁存使能信号LT_NM_ENI而确定其输出信号的电平。第二与非门518可以基于第一与非门517的输出信号而输出具有高电平或低电平的第一输出使能信号NM_EN。
[0135]第一输出单元334可以包括一组与非门519和520以及或非(NOR)门521，与非门519和520分别接收从第一地址比较单元332输出的N个第一比较结果信号HIT_NM〈0:N-1>，或非门521接收从一组与非门519和520输出的信号以及第一输出使能信号NM_EN的反相信号并输出第一匹配信号MATCH_NM。
[0136]例如，当第一输出使能信号NM_EN为低电平时，或非门521可以被施加高电平的输入信号，且无论从一组与非门519和520输出的信号(即，第一比较结果信号HIT_NM〈0:N-1>)如何，或非门521都可以输出具有低电平的第一匹配信号MATCH_NM。
[0137]相反地，当第一输出使能信号NM_EN为高电平时，或非门521可以被施加低电平的输入信号，并基于从一组与非门519和520输出的信号(S卩，第一比较结果信号HIT_NM〈0:N-1>)而输出具有高电平或低电平的第一匹配信号MATCH_NM。
[0138]图6是图示图3中示出的第二熔丝组块340的详细电路图。
[0139]参见图6，第二熔丝组块340可以包括SPPR熔丝锁存单元341、第二地址比较单元342、第二输出使能信号发生单元343以及第二输出单元344。第二熔丝组块340还可以包括接收启动使能信号B00TUPEN和锁存使能信号LATCH_EN的或非门610。
[0140]即便当启动使能信号B00TUPEN和锁存使能信号LATCH_EN中的一个被使能时，或非门610仍可以以高电平输出其输出信号。或非门610的输出信号可以被传送至SPPR熔丝锁存单元341 ο如以上参照图3所描述的，在PPR模式的HPPR模式中，启动使能信号B00TUPEN可以被使能为高电平，在PPR模式的SPPR模式中，启动使能信号B00TUPEN可以被禁止，并且锁存使能信号LATCH_EN可以被使能为高电平。
[0141]SPPR熔丝锁存单元341可以接收或非门610的输出信号以及N位SPPR修复行地址R_SPPR_XA〈0: N-1 >。SPPR熔丝锁存单元341可以包括用于锁存SPPR修复行地址R_SPPR_XA〈0:N-l>的N个第一锁存部611至616以及用于锁存PPR熔丝组使能信号R_PPR_EN的第二锁存部617。
[0142]N个第一锁存部611至616可以响应于或非门610的输出信号而储存具有N位的SPPR修复行地址R_SPPR_XA〈0:N-l>，以及将储存的SPPR修复行地址R_SPPR_XA〈0:N_l>作为SPPR锁存地址LT_SPPR_XA〈0: N-1 >而输出给第二地址比较单元342。
[0143]第二锁存部617可以响应于启动使能信号B00TUPEN而储存PPR熔丝组使能信号尺_PPR_EN。然而，在SPPR模式中，由于启动使能信号B00TUPEN被禁止，因此第二锁存部617可以将具有低电平的PPR锁存使能信号LT_PPR_ENI输出给第二输出使能信号发生单元343。
[0144]第二地址比较单元342可以包括异或门X0R，异或门XOR用于将从N个第一锁存部611至616输出的N位的SPPR锁存地址LT_SPPR_XA〈0: N_l>分别与输入行地址EX_XA〈0: N_l>进行比较。第二地址比较单元342可以将SPPR锁存地址LT_SPPR_XA〈0:N-1>分别与输入行地址EX_XA〈0:N-1>进行比较，并输出N个第二比较结果信号HIT_SPPR〈0:N-1>。
[0145]第二输出使能信号发生单元343可以包括第一与非门618和第二与非门619，第一与非门618接收低电平的PPR锁存使能信号LT_PPR_ENI以及输出控制信号SPPR_FUENB，第二与非门619接收第一与非门618的输出信号以及输出控制信号SPPR_FUENB。
[0146]例如，当输出控制信号SPPR_FUENB被使能为低电平时，第一与非门618可以以高电平输出其输出信号。第二与非门619可以响应于具有低电平的输出控制信号SPPR_FUENB以及第一与非门618的输出信号而输出具有高电平的第二输出使能信号SPPR_EN。
[0147]相反地，当输出控制信号SPPR_FUENB被禁止为高电平时，第一与非门618可以响应于低电平的PPR锁存使能信号LT_PPR_ENI而以高电平输出其输出信号。第二与非门619可以响应于第一与非门618的输出信号以及具有高电平的输出控制信号SPPR_FUENB而输出具有低电平的第二输出使能信号SPPR_EN。
[0148]第二输出单元344可以包括一组与非门620和621以及或非门622，与非门620和621分别接收从第二地址比较单元342输出的N个第二比较结果信号HIT_SPPR〈0:N-1>，或非门622接收从一组与非门620和621输出的信号以及第二输出使能信号SPPR_EN的反相信号并输出第二匹配信号MATCH_SPPR。
[0149]例如，当第二输出使能信号SPPR_EN为高电平时，或非门622可以被施加低电平的输入信号，并基于从一组与非门620和621输出的信号(S卩，第二比较结果信号HIT_SPPR〈0:N-l>)而输出具有高电平或低电平的第二匹配信号MATCH_SPPR。
[0150]相反地，当第二输出使能信号SPPR_EN为低电平时，或非门622可以被施加高电平的输入信号，且无论从一组与非门620和621输出的信号(S卩，第二比较结果信号HIT_SPPR〈0:N-1>)如何，或非门622都可以输出具有低电平的第二匹配信号MATCH_SPPR。
[0151 ]图7是图示根据实施例的半导体存储器件的框图。
[0152]参见图7，半导体存储器件可以包括SPPR控制块710、存储体选择块720、第一熔丝组块730和第二熔丝组块740。
[0153]SPPR控制块710和存储体选择块720可以与上面参照图3而描述的SPPR控制块310和存储体选择块320相同。
[0154]第一熔丝组块730可以包括熔丝阵列ARE、正常熔丝锁存单元731和第一匹配信号发生单元。第一匹配信号发生单元可以包括第一地址比较单元732和第一输出单元733。
[0155]正常熔丝锁存单元731可以接收启动使能信号B00TUPEN、正常修复行地aR_NM_XA和正常熔丝组使能信号R_NM_EN。作为从熔丝阵列ARE传送来的地址的正常修复行地址R_NM_XA可以为与在半导体存储器件的制造阶段出现的缺陷存储单元相对应的修复地址信息。正常熔丝组使能信号R_NM_EN可以包括关于熔丝阵列ARE被编程与否的信息。例如，当熔丝阵列ARE被编程时，正常熔丝组使能信号R_NM_EN可以为高电平，当熔丝阵列ARE未被编程时，正常熔丝组使能信号R_NM_EN可以为低电平。
[0156]正常熔丝锁存单元731可以响应于启动使能信号B00TUPEN而锁存正常修复行地址R_NM_XA和正常熔丝组使能信号R_NM_EN。正常熔丝锁存单元731可以锁存正常修复行地址R_NM_XA，并将正常锁存地址LT_NM_XA输出给第一地址比较单元732。此外，正常熔丝锁存单元731可以锁存正常熔丝组使能信号R_NM_EN，并将正常锁存使能信号LT_NM_ENI输出给第一输出单元733。
[0157]第一地址比较单元732可以与以上参照图3而描述的第一比较单元332相同。
[0158]第一输出单元733可以接收正常锁存使能信号LT_NM_EN1、第一比较结果信号HIT_匪和输出控制信号SPPR_FUENB。第一输出单元733可以响应于输出控制信号SPPR_FUENB而产生与正常锁存使能信号LT_NM_ENI和第一比较结果信号HITJ#相对应的第一匹配信号MATCH_NM。虽然未示出，但可以响应于第一匹配信号MATCHJM来判断是否访问半导体存储器件的冗余存储单元。
[0159]例如，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块710中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，输出控制信号SPPR_FUENB被使能为低电平。响应于低电平的输出控制信号SPPR_FUENB，无论正常锁存使能信号LT_NM_ENI和第一比较结果信号HITJ#如何，第一匹配信号MATCHJ#都可以被禁止为低电平。
[0160]相反地，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块710中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。当修复地址信息被编程在熔丝阵列ARE中时，正常熔丝组使能信号R_NM_EN可以被使能为高电平。响应于高电平的输出控制信号SPPR_FUENB以及高电平的正常熔丝组使能信号R_NM_EN，第一输出单元733可以在输入行地址EX_XA与正常修复行地址R_NM_XA相同时基于高电平的第一比较结果信号HIT_NM而产生具有高电平的第一匹配信号MATCH_NM，以及可以在输入行地址EX_XA与正常修复行地址R_NM_XA不同时基于低电平的第一比较结果信号HIT_NM而产生具有低电平的第一匹配信号MATCH_NM。
[0161 ] 简言之，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块710中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA相同时，输出控制信号SPPR_FUENB被使能为低电平。此时，即使输入行地址EX_XA对应于缺陷存储单元，即，输入行地址EX_XA与储存在正常熔丝锁存单元731中的修复地址信息相对应，第一输出单元733仍可以产生具有低电平的第一匹配信号MATCH_NM。与第一熔丝组块730相对应的冗余存储单元可以被禁止。
[0162]此外，当输入行地址EX_XA和输入存储体地址EX_BA与锁存在SPPR控制块710中的SPPR修复行地址R_SPPR_XA和SPPR修复存储体地aR_SPPR_BA不同时，输出控制信号SPPR_FUENB被禁止为高电平。此时，当输入行地址EX_XA对应于正常存储单元(S卩，输入行地址EX_XA与储存在正常熔丝锁存单元731中的修复地址信息不对应)时，第一输出单元733可以产生具有低电平的第一匹配信号MATCH_NM。正常存储单元可以被访问。
[0163]而且，当输出控制信号SPPR_FUENB被禁止为高电平时，第一输出单元733可以在输入行地址EX_XA对应于缺陷存储单元(S卩，输入行地址EX_XA与储存在正常熔丝锁存单元731中的修复地址信息相对应)时产生具有高电平的第一匹配信号MATCH_NM。与第一熔丝组块730相对应的冗余存储单元可以被访问。
[0164]第二熔丝组块740可以包括SPPR熔丝锁存单元741和第二匹配信号发生单元。第二匹配信号发生单元可以包括第二地址比较单元742、输出使能信号发生单元743和第二输出单元744。对第二熔丝组块740的配置的描述可以与以上参照图3而给出的对第二熔丝组块340的配置的描述相同。
[0165]因此，根据实施例的半导体存储器件可以不产生单独的用于控制第一输出单元7 3 3的信号，第一匹配信号MATCH_NM可以通过输出控制信号SPPR_FUENB而被禁止为低电平。
[0166]当在晶片级和封装级设置相同的修复地址信息时，半导体存储器件可以防止可能因在半导体存储器件的正常操作中驱动多个冗余存储单元而出现的误动作。因此，半导体存储器件的可靠性可以增大。
[0167]图8是图示图7中示出的第一熔丝组块730的详细电路图。
[0168]参见图8，第一熔丝组块730可以包括正常熔丝锁存单元731、第一地址比较单元732和第一输出单元733。
[0169]正常熔丝锁存单元731可以接收启动使能信号B00TUPEN和具有N位的正常修复行地址R_NM_XA〈0:N-1>。正常熔丝锁存单元731可以包括用于锁存正常修复行地址R_NM_XA〈O:N-1>的N个第一锁存部810至815以及用于锁存正常熔丝组使能信号R_NM_EN的第二锁存部816。
[0170]正常熔丝锁存单元731的第一锁存部810至815可以响应于启动使能信号B00TUPEN而储存具有N位的正常修复行地址R_NM_XA〈0: N-l>，并将储存的第二正常修复行地址R_NM_XA〈0:N-1>作为正常锁存地址LT_NM_XA〈0:N-1>而输出给第一地址比较单元732。正常熔丝锁存单元731的第二锁存部816可以响应于启动使能信号B00TUPEN而储存正常熔丝组使能信号R_NM_EN，并将储存的正常熔丝组使能信号R_NM_EN作为正常锁存使能信号LT_NM_ENI而输出给第一输出单元733。
[0171]第一地址比较单元732可以包括异或门X0R，异或门XOR用于将从N个第一锁存部810至815输出的N位的正常锁存地址LT_NM_XA〈0:N-1>分别与输入行地址EX_XA〈0:N-1>进行比较。第一地址比较单元732可以将正常锁存地址LT_NM_XA〈0:N-1>分别与输入行地址EX_XA〈0:N-1>进行比较，并输出N个第一比较结果信号HIT_NM〈0:N-1>。
[0172]第一输出单元733可以包括一组与非门817和818、第一反相器819以及第二反相器820，与非门817和818分别接收从第一地址比较单元732输出的第一比较结果信号HIT_MKO: N-1>，第一反相器819接收并反相正常锁存使能信号LT_NM_ENI，第二反相器820接收并反相输出控制信号SPPR_FUENB。第一输出单元733还可以包括或非门821，或非门821接收从一组与非门817和818输出的信号以及从第一反相器819和第二反相器820输出的信号，并输出第一匹配信号MATCH_NM。
[0173]例如，当输出控制信号SPPR_FUENB为高电平时，或非门821可以被施加低电平的输入信号，并基于从一组与非门817和818输出的信号以及第一反相器819的输出而输出具有高电平或低电平的第一匹配信号MATCH_NM。即，当输出控制信号SPPR_FUENB为高电平时，第一匹配信号MATCHJ#可以在输入行地址EX_XA〈0:N-1>与从正常熔丝锁存单元731输出的正常锁存地址LT_NM_XA〈0: N-l>相同时被使能为高电平，并且第一匹配信号MATCH_NM可以在输入行地址EX_XA〈0: N-l>与从正常熔丝锁存单元731输出的正常锁存地址LT_NM_XA〈0: N-1>不同时被禁止为低电平。
[0174]相反地，当输出控制信号SPPR_FUENB为低电平时，或非门821可以被施加高电平的输入信号，且无论从一组与非门817和818输出的信号以及第一反相器819的输出如何，或非门821都可以输出具有低电平的第一匹配信号MATCH_NM。即，当输出控制信号SPPR_FUENB为低电平时，无论将输入行地址EX_XA〈0:N-1>与从正常熔丝锁存单元731输出的正常锁存地址LT_NM_XA〈0:N-1>进行比较的结果如何，第一匹配信号MATCH_NM都可以被禁止。
[0175]根据实施例的半导体存储器件可以根据下面的方法来执行操作。
[0176]—种用于操作半导体存储器件的方法，该半导体存储器件包括第一熔丝组块、第二熔丝组块和SPPR控制块，SPPR控制块控制第一熔丝组块和第二熔丝组块，该方法可以包括:在软封装后修复模式中将第一修复信息储存在SPPR控制块和第二熔丝组块中；在正常模式中将输入地址与第一修复信息进行比较；以及当作为比较的结果而判断为输入地址与第一修复信息相同时，禁止第一熔丝组块以中断第一熔丝组块的修复操作，并使能第二熔丝组块以执行第二熔丝组块的修复操作。当作为比较的结果而判断为输入地址与第一修复信息不同时，该方法还可以包括:将输入地址与储存在第一熔丝组块中的第二修复信息进行比较；以及在输入地址与第二修复信息相同时，使能第一熔丝组块以执行第一熔丝组块的修复操作。
[0177]虽然已经出于说明的目的而描述了各种实施例，但对本领域技术人员而言将明显的是，在不脱离如所附权利要求书所限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
[0178]通过以上实施例可见，本申请可以提供以下技术方案。
[0179]技术方案1.一种半导体存储器件，包括:
[0180]第一熔丝组块，包括用于储存第一修复信息的熔丝阵列；以及
[0181]控制块，适用于在第一模式中储存第二修复信息，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号，
[0182]其中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出控制信号而禁止第一匹配信号。
[0183]技术方案2.如技术方案I所述的半导体存储器件，还包括:
[0184]第二熔丝组块，适用于储存第二修复信息，以及响应于输出控制信号而在第二修复信息与输入地址相同时使能用于访问第二冗余存储单元的第二匹配信号。
[0185]技术方案3.如技术方案2所述的半导体存储器件，其中，控制块包括:
[0186]锁存使能信号发生单元，适用于在第一模式中当软封装后修复设置信号被使能时产生锁存使能信号；
[0187]锁存单元，适用于响应于锁存使能信号而锁存第二修复信息；
[0188]比较单元，适用于将从锁存单元输出的第一锁存地址分别与输入地址进行比较；以及
[0189]输出单元，适用于产生与来自比较单元的比较结果相对应的输出控制信号。
[0190]技术方案4.如技术方案3所述的半导体存储器件，还包括:
[0191]存储体选择块，适用于响应于锁存使能信号而将锁存使能信号传送至与第二修复信息中的存储体地址相对应的存储体。
[0192]技术方案5.如技术方案3所述的半导体存储器件，其中，锁存单元包括:
[0193]存储体地址锁存部，适用于储存第二修复信息中的存储体地址；以及
[0194]行地址锁存部，适用于储存第二修复信息中的行地址。
[0195]技术方案6.如技术方案I所述的半导体存储器件，其中，第一熔丝组块包括:
[0196]正常熔丝锁存单元，适用于响应于启动使能信号而锁存从熔丝阵列输出的第一修复信息；以及
[0197]第一匹配信号发生单元，适用于将从正常熔丝锁存单元输出的第二锁存地址与输入地址进行比较，并响应于比较结果、第一修复信息中的正常熔丝组使能信号以及输出控制信号而产生第一匹配信号。
[0198]技术方案7.如技术方案6所述的半导体存储器件，其中，第一匹配信号发生单元包括:
[0199]第一地址比较单元，适用于将输入地址与第二锁存地址进行比较，并产生第一比较结果信号；
[0200]第一输出使能信号发生单元，适用于响应于正常熔丝组使能信号和输出控制信号而产生第一输出使能信号，以及在输出控制信号被使能时禁止第一输出使能信号；以及
[0201]第一输出单元，适用于响应于第一输出使能信号和第一比较结果信号而产生第一匹配信号。
[0202]技术方案8.如技术方案3所述的半导体存储器件，其中，第二熔丝组块包括:
[0203]熔丝锁存单元，适用于在第一模式中响应于锁存使能信号而锁存第二修复信息；以及
[0204]第二匹配信号发生单元，适用于将从熔丝锁存单元输出的第三锁存地址与输入地址进行比较，以及响应于比较结果和输出控制信号而产生第二匹配信号。
[0205]技术方案9.如技术方案8所述的半导体存储器件，其中，第二匹配信号发生单元包括:
[0206]第二地址比较单元，适用于将输入地址与第三锁存地址进行比较，并产生第二比较结果信号；
[0207]第二输出使能信号发生单元，适用于响应于输出控制信号而产生第二输出使能信号；以及
[0208]第二输出单元，适用于响应于第二输出使能信号而产生与第二比较结果信号相对应的第二匹配信号。
[0209]技术方案10.如技术方案I所述的半导体存储器件，其中，第一模式为在封装之后执行的修复操作模式，第二模式为正常操作模式。
[0210]技术方案11.一种半导体存储器件，包括:
[0211]多个存储体，每个存储体包括用于储存第一修复信息的一个或更多个第一熔丝组块以及用于在第一模式中储存第二修复信息的一个或更多个第二熔丝组块；
[0212]控制块，适用于在第一模式中产生锁存使能信号并储存第二修复信息中的行地址和存储体地址，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号；以及
[0213]存储体选择块，适用于响应于存储体地址而将锁存使能信号传送至存储体之中的对应的存储体，
[0214]其中，在第二模式中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出使能信号而禁止第一匹配信号。
[0215]技术方案12.如技术方案11所述的半导体存储器件，其中，第二熔丝组块响应于锁存使能信号而储存第二修复信息中的行地址，以及响应于输出控制信号而在行地址与输入地址相同时使能用于访问第二冗余存储单元的第二匹配信号。
[0216]技术方案13.如技术方案11所述的半导体存储器件，其中，控制块包括:
[0217]锁存使能信号发生单元，适用于在第一模式中当软封装后修复设置信号被使能时产生锁存使能信号；
[0218]锁存单元，适用于响应于锁存使能信号而锁存第二修复信息中的行地址和存储体地址；
[0219]比较单元，适用于将从锁存单元输出的第一锁存地址分别与输入地址进行比较；以及
[0220]输出单元，适用于产生与来自比较单元的比较结果相对应的输出控制信号。
[0221]技术方案14.如技术方案13所述的半导体存储器件，其中，锁存单元包括:
[0222]存储体地址锁存部，适用于储存第二修复信息中的存储体地址；以及
[0223]行地址锁存部，适用于储存第二修复信息中的行地址。
[0224]技术方案15.如技术方案11所述的半导体存储器件，其中，第一熔丝组块包括:
[0225]熔丝阵列，适用于储存第一修复信息；
[0226]正常熔丝锁存单元，适用于响应于启动使能信号而锁存从熔丝阵列输出的第一修复信息；以及
[0227]第一匹配信号发生单元，适用于将从正常熔丝锁存单元输出的第二锁存地址与输入地址进行比较，以及响应于比较结果、第一修复信息中的正常熔丝组使能信号以及输出控制信号而产生第一匹配信号。
[0228]技术方案16.如技术方案15所述的半导体存储器件，其中，第一匹配信号发生单元包括:
[0229]第一地址比较单元，适用于将输入地址与第二锁存地址进行比较，并产生第一比较结果信号；
[0230]第一输出使能信号发生单元，适用于响应于正常熔丝组使能信号和输出控制信号而产生第一输出使能信号，以及在输出控制信号被使能时禁止第一输出使能信号；以及
[0231]第一输出单元，适用于响应于第一输出使能信号和第一比较结果信号而产生第一匹配信号。
[0232]技术方案17.如技术方案11所述的半导体存储器件，其中，第二熔丝组块包括:
[0233]熔丝锁存单元，适用于在第一模式中响应于从存储体选择块传送来的锁存使能信号而锁存第二修复信息；以及
[0234]第二匹配信号发生单元，适用于将从熔丝锁存单元输出的第三锁存地址与输入地址进行比较，以及响应于比较结果和输出控制信号而产生第二匹配信号。
[0235]技术方案18.如技术方案17所述的半导体存储器件，其中，第二匹配信号发生单元包括:
[0236]第二地址比较单元，适用于将输入地址与第三锁存地址进行比较，并产生第二比较结果信号；
[0237]第二输出使能信号发生单元，适用于响应于输出控制信号而产生第二输出使能信号；以及
[0238]第二输出单元，适用于响应于第二输出使能信号而产生与第二比较结果信号相对应的第二匹配信号。
【主权项】
1.一种半导体存储器件，包括: 第一熔丝组块，包括用于储存第一修复信息的熔丝阵列；以及 控制块，适用于在第一模式中储存第二修复信息，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号， 其中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出控制信号而禁止第一匹配信号。2.如权利要求1所述的半导体存储器件，还包括: 第二熔丝组块，适用于储存第二修复信息，以及响应于输出控制信号而在第二修复信息与输入地址相同时使能用于访问第二冗余存储单元的第二匹配信号。3.如权利要求2所述的半导体存储器件，其中，控制块包括: 锁存使能信号发生单元，适用于在第一模式中当软封装后修复设置信号被使能时产生锁存使能信号； 锁存单元，适用于响应于锁存使能信号而锁存第二修复信息； 比较单元，适用于将从锁存单元输出的第一锁存地址分别与输入地址进行比较；以及 输出单元，适用于产生与来自比较单元的比较结果相对应的输出控制信号。4.如权利要求3所述的半导体存储器件，还包括: 存储体选择块，适用于响应于锁存使能信号而将锁存使能信号传送至与第二修复信息中的存储体地址相对应的存储体。5.如权利要求3所述的半导体存储器件，其中，锁存单元包括: 存储体地址锁存部，适用于储存第二修复信息中的存储体地址；以及 行地址锁存部，适用于储存第二修复信息中的行地址。6.如权利要求1所述的半导体存储器件，其中，第一熔丝组块包括: 正常熔丝锁存单元，适用于响应于启动使能信号而锁存从熔丝阵列输出的第一修复信息；以及 第一匹配信号发生单元，适用于将从正常熔丝锁存单元输出的第二锁存地址与输入地址进行比较，并响应于比较结果、第一修复信息中的正常熔丝组使能信号以及输出控制信号而产生第一匹配信号。7.如权利要求6所述的半导体存储器件，其中，第一匹配信号发生单元包括: 第一地址比较单元，适用于将输入地址与第二锁存地址进行比较，并产生第一比较结果信号； 第一输出使能信号发生单元，适用于响应于正常熔丝组使能信号和输出控制信号而产生第一输出使能信号，以及在输出控制信号被使能时禁止第一输出使能信号；以及 第一输出单元，适用于响应于第一输出使能信号和第一比较结果信号而产生第一匹配信号。8.如权利要求3所述的半导体存储器件，其中，第二熔丝组块包括: 熔丝锁存单元，适用于在第一模式中响应于锁存使能信号而锁存第二修复信息；以及第二匹配信号发生单元，适用于将从熔丝锁存单元输出的第三锁存地址与输入地址进行比较，以及响应于比较结果和输出控制信号而产生第二匹配信号。9.如权利要求8所述的半导体存储器件，其中，第二匹配信号发生单元包括: 第二地址比较单元，适用于将输入地址与第三锁存地址进行比较，并产生第二比较结果信号； 第二输出使能信号发生单元，适用于响应于输出控制信号而产生第二输出使能信号；以及 第二输出单元，适用于响应于第二输出使能信号而产生与第二比较结果信号相对应的第二匹配信号。10.—种半导体存储器件，包括: 多个存储体，每个存储体包括用于储存第一修复信息的一个或更多个第一熔丝组块以及用于在第一模式中储存第二修复信息的一个或更多个第二熔丝组块； 控制块，适用于在第一模式中产生锁存使能信号并储存第二修复信息中的行地址和存储体地址，以及在第二模式中当从外部源施加的输入地址与第二修复信息相同时产生输出控制信号；以及 存储体选择块，适用于响应于存储体地址而将锁存使能信号传送至存储体之中的对应的存储体， 其中，在第二模式中，第一熔丝组块在储存的第一修复信息与输入地址相同时使能用于访问第一冗余存储单元的第一匹配信号，以及响应于输出使能信号而禁止第一匹配信号。
【文档编号】G11C29/44GK106057249SQ201510938423
【公开日】2016年10月26日
【申请日】2015年12月15日
【发明人】刘正宅, 崔炳赞
【申请人】爱思开海力士有限公司