闪存阵列的编程操作方法
【专利摘要】一种闪存阵列的编程操作方法，闪存阵列至少包括第一和第二分栅闪存单元，第一和第二分栅闪存单元分别具有源极、漏极、第一控制栅、字线栅和第二控制栅；第一分栅闪存单元的源极连接第一位线，其漏极连接第二位线；第二分栅闪存单元的源极连接第二位线，其漏极连接第一位线，或者，第二分栅闪存单元的源极连接第一位线，其漏极连接第二位线；编程操作方法包括：在对第一分栅闪存单元进行编程操作时，施加第一负电压至第二分栅闪存单元的第一控制栅线，并施加第二负电压至第二分栅闪存单元的第二控制栅线；第一负电压和第二负电压的配置用于限制第二分栅闪存单元的编程。本发明方案可以减少闪存阵列在编程操作时的编程串扰，并较易实施。
【专利说明】
闪存阵列的编程操作方法
技术领域
[0001]本发明涉及存储器技术领域，特别涉及一种闪存阵列的编程操作方法。
【背景技术】
[0002]闪存(Flash)作为一种非易失性存储器，已成为非易失性半导体存储技术的主流。在各种各样的Flash器件中，基本分为两种类型:叠栅结构和分栅结构，其中，叠栅结构存在过擦除问题，使得其电路设计复杂;相对而言，分栅结构有效避免了过擦除效应，使得电路设计相对简单。此外，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，使得分栅型闪存被广泛应用在各类诸如智能卡、S頂卡、微控制器、手机等电子产品中O
[0003]在现有技术中，为了节约闪存阵列的面积，在闪存阵列中一般设置多个闪存单元共享位线，例如，闪存阵列包括多个分栅闪存单元，所述多个分栅闪存单元共享位线。当其中一个分栅闪存单元被编程时，其连接的两条位线将被施加一定的编程电压，而与其共享位线的分栅闪存单元同时也可以处于被编程的状态;若此时与其共享位线的分栅闪存单元的沟道内累计有足够多的流动的电子，且在其控制栅线的方向上具有一定的电压使得所述流动的电子可以被上拉至浮栅，那么，此时将引起不必要的编程效果，引起编程串扰。
[0004]因此，现有技术中包括了分栅闪存单元的闪存阵列具有编程串扰的问题。
【发明内容】
[0005]本发明解决的技术问题是如何防止闪存阵列中的编程串扰的问题。
[0006]为解决上述技术问题，本发明实施例提供一种闪存阵列的编程操作方法，所述闪存阵列至少包括第一分栅闪存单元和第二分栅闪存单元，所述第一分栅闪存单元和第二分栅闪存单元分别具有源极、漏极、第一控制栅、字线栅和第二控制栅;所述第一分栅闪存单元的源极连接第一位线，所述第一分栅闪存单元的漏极连接第二位线;所述第二分栅闪存单元的源极连接所述第二位线，所述第二分栅闪存单元的漏极连接所述第一位线，或者，所述第二分栅闪存单元的源极连接所述第一位线，所述第二分栅闪存单元的漏极连接所述第二位线;所述第一分栅闪存单元和第二分栅闪存单元的第一控制栅分别连接各自的第一控制栅线，所述第一分栅闪存单元和第二分栅闪存单元的第二控制栅分别连接各自的第二控制栅线，所述第一分栅闪存单元和第二分栅闪存单元的字线栅分别连接各自的字线。
[0007]所述闪存阵列的编程操作方法包括:在对所述第一分栅闪存单元进行编程操作时，施加第一负电压至所述第二分栅闪存单元的第一控制栅线，并施加第二负电压至所述第二分栅闪存单元的第二控制栅线;所述第一负电压和所述第二负电压的配置用于限制所述第二分栅闪存单元的编程。
[0008]可选地，所述闪存阵列的编程操作方法还包括:施加第三电压至所述第二分栅闪存单元的字线，所述第一负电压低于所述第三电压，所述第二负电压低于所述第三电压。
[0009]可选地，所述第一负电压的电压范围为-0.1V至-3V。
[0010]可选地，所述第二负电压的电压范围为-0.1V至-3V。
[0011]可选地，所述第三电压的电压范围为O?IV。
[0012]可选地，对所述第一分栅闪存单元进行编程操作包括:施加范围为3V?6V的电压至所述第一位线;施加范围为ΙμΑ?4μΑ的编程电流至所述第二位线;施加范围为6V?1V的电压至所述第一分栅闪存单元的第一控制栅线;施加范围为3V?6V的电压至所述第一分栅闪存单元的第二控制栅线;施加范围为IV?2V的电压至所述第一分栅闪存单元的字线。
[0013]可选地，所述第一分栅闪存单元和第二分栅闪存单元分别包括由N+掺杂区组成的源极区域和漏极区域，其中，所述源极区域连接所述源极，所述漏极区域连接所述漏极;所述源极区域和所述漏极区域之间为P型掺杂的沟道区，所述沟道区的表面用于形成连接所述源极区域和所述漏极区域的沟道;在所述沟道区的表面上方形成有所述第一控制栅、所述字线栅和所述第二控制栅;所述第一控制栅、所述字线栅和所述第二控制栅依次并排排列在所述源极区域和所述漏极区域之间，所述第一控制栅和所述第二控制栅中分别包括有用于存储电荷的浮栅;所述第一控制栅和所述第二控制栅在所述字线栅两侧呈对称结构，所述源极区域和所述漏极区域呈对称结构。
[0014]与现有技术相比，本发明实施例的技术方案具有以下有益效果:
[0015]所述闪存阵列的编程操作方法包括:在对所述第一分栅闪存单元进行编程操作时，施加第一负电压至所述第二分栅闪存单元的第一控制栅线，并施加第二负电压至所述第二分栅闪存单元的第二控制栅线;所述第一负电压和所述第二负电压的配置用于限制所述第二分栅闪存单元的编程。本发明实施例在对所述第一分栅闪存单元编程时，通过对与其共享位线的第二分栅闪存单元的第一控制栅线和第二控制栅线施加负电压，以减小第二分栅闪存单元内的纵向(也即，从控制栅、浮栅至沟道的方向)电场，来减少编程串扰。
[0016]进一步而言，本发明实施例对所述第二分栅闪存单元的第一控制栅线和第二控制栅线施加负电压即可防止编程串扰的问题，与现有技术相比，其字线施加的电压可以是正电压，例如范围为O?IV的电压，从而降低电路实现的难度。
【附图说明】
[0017]图1是现有的一种闪存阵列的局部结构的电路示意图。
[0018]图2是本发明实施例一种闪存阵列的局部结构的电路示意图。
[0019]图3是本发明实施例一种分栅闪存单元的剖面结构示意图。
【具体实施方式】
[0020]如【背景技术】部分所述，现有技术中，包括了分栅闪存单元的闪存阵列具有编程串扰的问题。
[0021]本申请发明人对现有技术进行了分析。请参阅图1，图1是现有的一种闪存阵列的局部结构的电路示意图。
[0022]现有技术中的闪存阵列200可以至少包括第一分栅闪存单元201和第二分栅闪存单元202，所述第一分栅闪存单元201和第二分栅闪存单元202可以分别具有源极(图未示)、漏极(图未示)、第一控制栅(图未示)、字线栅(图未示)和第二控制栅(图未示)。
[0023]所述第一分栅闪存单元201的源极连接第一位线BLl，所述第一分栅闪存单元201的漏极连接第二位线BL2。所述第二分栅闪存单元202的源极连接所述第二位线BL2，所述第二分栅闪存单元202的漏极连接所述第一位线BLl。
[0024]所述第一分栅闪存单元201和第二分栅闪存单元202的第一控制栅分别连接各自的第一控制栅线CGOl和CG02，所述第一分栅闪存单元201和第二分栅闪存单元202的第二控制栅分别连接各自的第二控制栅线CGll和CG12，所述第一分栅闪存单元201和第二分栅闪存单元202的字线栅分别连接各自的字线WLl和WL2。
[0025]在所述闪存阵列中，由于所述第一分栅闪存单元201和所述第二分栅闪存单元202共享位线，那么，当对所述第一分栅闪存单元201进行编程操作时，所述第二分栅闪存单元202的位线上施加的电压可能使得第二分栅闪存单元202被误编程，此时，必须对所述第二分栅闪存单元202的字线WL2和/或第一控制栅线CG02和/或第二控制栅线CG12施加适当的电压，以避免所述第二分栅闪存单元202被误编程，否则将引起所述闪存阵列200的编程串扰问题。
[0026]为了使得与被编程的分栅闪存单元共享位线的分栅闪存单元不受到编程串扰，现有技术中存在一种针对以上闪存单元的编程操作方法，当所述第一分栅闪存单元201中的两个存储位之一(例如A)进行编程操作时，施加5.5V的电压至所述第一位线BLl，施加0.1V至0.5V的电压值所述第二位线BL2，同时，对所述第二分栅闪存单元202的第一控制栅线CG02和第二控制栅线CG12同时施加OV的电压，并且对所述第二分栅闪存单元202的字线WL2施加-1V的电压，所述编程操作方法可以通过在字线WL2上施加负电压以抑制第二分栅闪存单元202的亚阈值漏电流，即抑制第二分栅闪存单元202的沟道内的沟道电流，使得其沟道内没有足够多的流动的热电子，从而抑制第二分栅闪存单元202的编程。然而，在闪存阵列200中，对所述第二分栅闪存单元202的字线WL2施加负电压在电路实现上较难实施，这将为闪存阵列200的电路设计带来不便。
[0027]根据以上分析可知，现有技术的编程操作方法在克服闪存阵列的编程串扰时，为闪存阵列的电路设计带来不便。
[0028]为了解决以上所述的技术问题，本发明实施例提供一种闪存阵列的编程操作方法，在对所述第一分栅闪存单元编程时，通过对与其共享位线的第二分栅闪存单元的第一控制栅线和第二控制栅线施加负电压，以减小第二分栅闪存单元内的纵向(也即，从控制栅、浮栅至沟道的方向)电场，来减少编程串扰。
[0029]为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0030]继续参照图1，本发明实施例的闪存阵列也可以至少包括第一分栅闪存单元201和第二分栅闪存单元202，所述第一分栅闪存单元201和第二分栅闪存单元202分别具有源极、漏极、第一控制栅、字线栅和第二控制栅。
[0031]所述第一分栅闪存单元201的源极连接第一位线BLl，所述第一分栅闪存单元201的漏极连接第二位线BL2。所述第二分栅闪存单元202的源极连接所述第二位线BL2，所述第二分栅闪存单元202的漏极连接所述第一位线BLl。
[0032]所述第一分栅闪存单元201和第二分栅闪存单元202的第一控制栅分别连接各自的第一控制栅线CGOl和CG02，所述第一分栅闪存单元201和第二分栅闪存单元202的第二控制栅分别连接各自的第二控制栅线CGll和CG12，所述第一分栅闪存单元201和第二分栅闪存单元202的字线栅分别连接各自的字线WLl和WL2。
[0033]本发明实施例提供一种闪存阵列的编程操作方法，所述闪存阵列200的编程操作方法可以包括:
[0034]在对所述第一分栅闪存单元201进行编程操作时，施加第一负电压至所述第二分栅闪存单元202的第一控制栅线CG02，并施加第二负电压至所述第二分栅闪存单元202的第二控制栅线CG12;其中，所述第一负电压和所述第二负电压的配置用于限制所述第二分栅闪存单元202的编程。
[0035]需要指出的是，以上所述的第一负电压和第二负电压是相对于所述闪存阵列200的接地信号而言的。
[0036]进一步而言，本发明实施例的闪存阵列200对所述第一分栅闪存单元201进行编程操作时，在允许所述第二分栅闪存单元202的沟道内存在亚阈值漏电流的情况下，通过设置负电压至所述第二分栅闪存单元202的第一控制栅线CG02和第二控制栅线CG12，以减弱第二分栅闪存单元202内的纵向(也即，从控制栅、浮栅至沟道的方向)电场，使其不被编程，抑制了所述闪存阵列200的编程串扰。
[0037]图2是本发明实施例一种闪存阵列的局部结构的电路示意图。
[0038]需要说明的是，如图2所示，在所述闪存阵列200中，所述第一分栅闪存单元201和第二分栅闪存单元202的连接结构还可以为:所述第一分栅闪存单元201的源极连接第一位线BLl，所述第一分栅闪存单元201的漏极连接第二位线BL2;所述第二分栅闪存单元202的源极连接所述第一位线BLl，所述第二分栅闪存单元202的漏极连接所述第二位线BL2。
[0039]在图2所示的实施例中，在所述闪存阵列200中，虽然所述第一分栅闪存单元201和第二分栅闪存单元202是相邻的，但并不限于此，第一分栅闪存单元201和第二分栅闪存单元202还可以为在闪存阵列200中不相邻的两个分栅闪存单元，只要共享两条位线即可。
[0040]结合图1和图2所示，本发明实施例的闪存阵列200中，所述第一分栅闪存单元201和第二分栅闪存单元202共享第一位线BLl和第二位线BL2，本发明实施例不对二者的具体的电路连接方式以及二者在闪存阵列200中的位置进行限定。
[0041]请参阅图3，图3是本发明实施例一种分栅闪存单元的剖面结构示意图。
[0042]结合图2和图3，图3以第一分栅闪存单元201为例，在具体实施中，所述第一分栅闪存单元201和第二分栅闪存单元202分别可以包括由N+掺杂区组成的源极区域101和漏极区域102，其中，所述源极区域101连接所述源极(图未示)，所述漏极区域102连接所述漏极(图未示)；所述源极区域101和所述漏极区域102之间为P型掺杂的沟道区10，所述沟道区10的表面用于形成连接所述源极区域101和所述漏极区域102的沟道。
[0043]在所述沟道区10的表面上方形成有所述第一控制栅CG0、字线栅WL和第二控制栅CGl;所述第一控制栅CG0、所述字线栅WL和所述第二控制栅CGl依次并排排列在所述源极区域101和所述漏极区域102之间，所述第一控制栅CGO和所述第二控制栅CGl中分别包括有用于存储电荷的浮栅FGO和FGl。
[0044]所述第一控制栅CGO和所述第二控制栅CGl在所述字线栅WL两侧呈对称结构，所述源极区域101和所述漏极区域102呈对称结构。
[0045]所述源极区域101可以连接第一位线BLl，所述漏极区域102可以连接第二位线BL2。
[0046]继续参照图2和图3，在具体实施中，所述第一负电压的电压范围可以为-0.1V至-3V。
[0047]优选地，所述第一负电压可以为-1V。
[0048]在具体实施中，所述第二负电压的电压范围可以为-0.1V至-3V。
[0049]优选地，所述第二负电压可以为-1V。
[0050]在本发明实施例中，还可以施加第三电压至所述第二分栅闪存单元202的字线WL2，所述第一负电压低于所述第三电压，所述第二负电压低于所述第三电压。
[0051 ]在具体实施中，所述第三电压的电压范围可以为O?IV。
[0052]优选地，所述第三电压可以为0V。
[0053]进一步而言，对其字线WL2施加范围为O?IV的电压，在减少闪存阵列200的编程串扰的同时，较易实施。
[0054]需要指出的是，由于通过限制所述第二分栅闪存单元202内的纵向(也即，从控制栅、浮栅至沟道的方向)电场，使得所述第二分栅闪存单元202不能够被编程，因此，本发明实施例并不对所述第二分栅闪存单元202的字线WL2上施加的电压进行限制。
[0055]在本发明实施例中，对所述第一分栅闪存单元201进行编程操作可以包括以下步骤:
[0056]施加范围为3V?6V的电压至所述第一位线BLl，优选地，可以施加5.5V的电压至所述第一位线BLl;
[0057]施加范围为ΙμΑ?4μΑ的编程电流至所述第二位线BL2，优选地，可以施加2μΑ的编程电流至所述第二位线BL2;
[0058]施加范围为6V?1V的电压至所述第一分栅闪存单元201的第一控制栅线CGOl，优选地，可以施加8V的电压至所述第一分栅闪存单元201的第一控制栅线CGOl;
[0059]施加范围为3V?6V的电压至所述第一分栅闪存单元201的第二控制栅线CGlI，优选地，可以施加5V的电压至所述第一分栅闪存单元201的第二控制栅线CGll;
[0060]施加范围为IV?2V的电压至所述第一分栅闪存单元201的字线WLl，优选地可以施加1.5V的电压至所述第一分栅闪存单元201的字线WL。
[0061]需要说明的是，本发明实施例中各个步骤的执行顺序不限于上述顺序。
[0062]需要指出的是，施加范围为ΙμΑ?4μΑ的编程电流至所述第二位线BL2，可以使得所述第二位线BL2上形成有约为0.1V?0.5V的电压；而对所述第二位线BL2施加编程电流，可以使得所述第一分栅闪存单元201的沟道内流有足够多的电子，以利于所述第一分栅闪存单元201的编程。在具体实施中，还可以对所述第二位线BL2直接施加约为0.1V?0.5V的电压，本实施例不进行特殊限制。
[0063]在对所述第一分栅闪存单元201进行编程操作时，对其字线WLl施加1.5V电压可以选中所述第一分栅闪存单元201。所述第一位线BLl和所述第二位线BL2上形成的电压差可以使得所述第一分栅闪存单元201内流有足够大的沟道电流，以利于沟道内的电子流动。施加8V的电压至所述第一分栅闪存单元201的第一控制栅线CGOl，施加5V的电压至所述第一分栅闪存单元201的第二控制栅线CGll，可以使得所述第一分栅闪存单元201内，所述第一控制栅线控制的浮栅FGO被编程，而所述第二控制栅线FGl控制的浮栅不被编程。
[0064]需要说明的是，本发明实施例在对所述第一分栅闪存单元201进行编程时，以对其第一控制栅线CGOl对应的浮栅FGO进行编程为例，本发明实施例还可以对所述第一分栅闪存单元201的第二控制栅线CGll对应的浮栅FGl进行编程，可以对所述第一分栅闪存单元201的第一控制栅线CGOl和其第二控制栅线CGll上施加的电压对调即可。
[0065]在具体实施中，对所述第一分栅闪存单元201进行编程时，还可以对其字线WLl、第一控制栅线CGOl、第二控制栅线CGll以及所述第一位线BLl和第二位线BL2施加不同的电压，只要可以达到对所述第一分栅闪存单元201的编程效果即可，本发明实施例不进行特殊限制。
[0066]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种闪存阵列的编程操作方法，所述闪存阵列至少包括第一分栅闪存单元和第二分栅闪存单元，所述第一分栅闪存单元和第二分栅闪存单元分别具有源极、漏极、第一控制栅、字线栅和第二控制栅； 所述第一分栅闪存单元的源极连接第一位线，所述第一分栅闪存单元的漏极连接第二位线； 所述第二分栅闪存单元的源极连接所述第二位线，所述第二分栅闪存单元的漏极连接所述第一位线，或者，所述第二分栅闪存单元的源极连接所述第一位线，所述第二分栅闪存单元的漏极连接所述第二位线； 所述第一分栅闪存单元和第二分栅闪存单元的第一控制栅分别连接各自的第一控制栅线，所述第一分栅闪存单元和第二分栅闪存单元的第二控制栅分别连接各自的第二控制栅线，所述第一分栅闪存单元和第二分栅闪存单元的字线栅分别连接各自的字线； 其特征在于，所述闪存阵列的编程操作方法包括: 在对所述第一分栅闪存单元进行编程操作时，施加第一负电压至所述第二分栅闪存单元的第一控制栅线，并施加第二负电压至所述第二分栅闪存单元的第二控制栅线； 所述第一负电压和所述第二负电压的配置用于限制所述第二分栅闪存单元的编程。2.根据权利要求1所述的闪存阵列的编程操作方法，其特征在于，还包括:施加第三电压至所述第二分栅闪存单元的字线，所述第一负电压低于所述第三电压，所述第二负电压低于所述第三电压。3.根据权利要求2所述的闪存阵列的编程操作方法，其特征在于，所述第一负电压的电压范围为-0.1V至-3V。4.根据权利要求3所述的闪存阵列的编程操作方法，其特征在于，所述第二负电压的电压范围为-0.1V至-3V。5.根据权利要求2或4所述的闪存阵列的编程操作方法，其特征在于，所述第三电压的电压范围为O?IV。6.根据权利要求1或2所述的闪存阵列的编程操作方法，其特征在于，对所述第一分栅闪存单元进行编程操作包括: 施加范围为3V?6V的电压至所述第一位线； 施加范围为ΙμΑ?4μΑ的编程电流至所述第二位线； 施加范围为6V?1V的电压至所述第一分栅闪存单元的第一控制栅线； 施加范围为3V?6V的电压至所述第一分栅闪存单元的第二控制栅线； 施加范围为IV?2V的电压至所述第一分栅闪存单元的字线。7.根据权利要求1至4任一项所述的闪存阵列的编程操作方法，其特征在于，所述第一分栅闪存单元和第二分栅闪存单元分别包括由N+掺杂区组成的源极区域和漏极区域，其中，所述源极区域连接所述源极，所述漏极区域连接所述漏极;所述源极区域和所述漏极区域之间为P型掺杂的沟道区，所述沟道区的表面用于形成连接所述源极区域和所述漏极区域的沟道； 在所述沟道区的表面上方形成有所述第一控制栅、所述字线栅和所述第二控制栅;所述第一控制栅、所述字线栅和所述第二控制栅依次并排排列在所述源极区域和所述漏极区域之间，所述第一控制栅和所述第二控制栅中分别包括有用于存储电荷的浮栅； 所述第一控制栅和所述第二控制栅在所述字线栅两侧呈对称结构，所述源极区域和所述漏极区域呈对称结构。
【文档编号】G11C16/34GK106057239SQ201610364752
【公开日】2016年10月26日
【申请日】2016年5月27日
【发明人】杨光军
【申请人】上海华虹宏力半导体制造有限公司